CEI
3 秒看懂
CEI（Common Electrical I/O）是一套由 OIF 主導的物理層介面標準族，定義晶片間、模組間“如何用電訊號實現超高速資料傳輸”。它是 AI 算力叢集、資料中心交換器內部互聯的電氣規則書，決定了單條物理通道能跑多快、傳多遠、誤位元速率多低。
3 分鐘產業解釋
AI 訓練叢集中，數千塊 GPU 需要以每秒數百 GB 的速度互相對傳梯度與中間結果。這種超高速通訊不能隨意接線——訊號在 PCB 銅箔上跑過幾十釐米就會嚴重失真，不同廠商的晶片要互聯也必須有統一的“電氣介面語言”。
CEI 的產業角色正是定義這套語言的語法書。它由光互聯論壇（OIF）組織推動，為晶片設計者、聯結器廠商、PCB 材料商提供一套完整的電氣規範，覆蓋“晶片到晶片”“晶片到光模組/銅纜”“晶片到背板”三大場景。無論是輝達的 GPU、博通的交換晶片、還是 Marvell 的 DPU，只要各自整合的 SerDes IP 宣告遵從同一 CEI 規範（如 CEI‑112G‑LR），就能在物理層實現即插即用的高速互通，系統整合商不用再逐家定製互聯方案。
在產業層面，CEI 的每一代升級都會引發連鎖反應：IP 公司先發布新 SerDes IP → 晶片公司流片整合 → 聯結器/PCB 廠同步推出匹配材料與元件 → 雲端廠商更新硬體基礎設施。它是 AI 算力“高速公路”的電氣設計藍圖，也是物理層頻寬上限的最終決定因素。
技術原理
CEI 的技術核心是高速序列收發器（SerDes）的物理層電氣規範。一個完整的 SerDes 鏈路可以抽象為三個組成部分：傳送端（TX）、傳輸通道（Channel）、接收端（RX），CEI 為每一部分的電氣行為設定了可測試的邊界條件。
資料從晶片內部的多位並行匯流排出發，經過並串轉換（Serializer）打包成高速序列位元流，再經數模轉換（DAC）和線性驅動器輸出到物理介質。對 112G 鏈路而言，多采用 PAM4 調變——用 4 個離散電平在一個符號週期內承載 2 位元資訊，等效波特率僅為速率的一半（56 Gbaud），降低了對通道頻寬的要求，但代價是訊號擺幅被壓縮，抗噪聲能力天然比傳統 NRZ 差約 9.5 dB。
通道（PCB 走線、聯結器、背板、線纜）是訊號劣化的主戰場。高頻分量衰減、阻抗不匹配引起的反射、相鄰通道間的串擾都會閉合“眼圖”、抬升誤位元速率。CEI 為此規定了在奈奎斯特頻率點（56 GHz）的最大插入損耗值、回波損耗底線以及近端/遠端串擾容限。
接收端的任務是從嚴重劣化的波形中恢復資料和時鐘。典型接收鏈路依次為：連續時間線性均衡器（CTLE） 對高頻進行放大、補償插損；判決反饋均衡器（DFE） 利用已判決符號消除碼間干擾（ISI）；時鐘資料恢復電路（CDR） 從接收訊號中提取同步時鐘並重新定時資料。這一整套混合訊號電路的引數（CTLE 增益範圍、DFE 抽頭數、CDR 鎖定頻寬等）均需在設計上滿足 CEI 規定的接收靈敏度與抖動容限。
由於 PAM4 本身誤位元速率高於 NRZ，CEI‑112G 鏈路強制在邏輯層引入前向糾錯（FEC），通常採用 RS(544,514) 碼型，可將系統級誤位元速率從 10⁻⁴～10⁻⁵ 降至 10⁻¹⁵ 以下，確保可靠交付。FEC 的引入同時帶來了約 6% 的編碼開銷和固定的解碼延時，因此 CEI 還在物理層對鏈路延遲和通道損耗做了與之匹配的約束。
關鍵引數
衡量 CEI 介面及實現其的 SerDes IP、晶片和系統，業內常用以下引數：
| 引數 | 定義 | 當前典型值（112G PAM4） | 資料來源/口徑 |
|---|---|---|---|
| 單通道速率（Lane Rate） | 每差分對支援的資料速率 | 112 Gbps PAM4 | 各晶片公司產品手冊 |
| 波特率（Baud Rate） | 每秒符號數 | 56 Gbaud | — |
| 誤位元速率（BER） | 無 FEC 下裸鏈路位錯誤比例 | < 1×10⁻⁴（典型要求） | OIF CEI‑112G 草案；晶片公司白皮書 |
| 編碼後誤位元速率 | 啟用 RS(544,514) FEC 後系統級 BER | < 1×10⁻¹⁵ | 同上 |
| 插入損耗容忍度（@56 GHz） | 接收端在 BER 閾值內能承受的最大通道衰減 | LR：約 28–35 dB（具體取決於 CEI 子規格） | OIF CEI‑112G‑LR 規範；IP 公司技術文件 |
| 功耗效率 | 單個 SerDes 通道每傳輸 1 bit 消耗的能量 | 約 5–8 pJ/bit（7 nm/5 nm 節點） | 行業估算（Synopsys、Cadence IP 白皮書綜合參考） |
| 面積效率 | 每通道佔用的晶片面積 | 約 0.1–0.25 mm²/通道（先進製程） | 同上 |
| 通道數（Lane Count） | 單晶片整合的 SerDes 通道總數 | 交換晶片：256–512 通道；GPU 配套互聯晶片：數百通道 | 博通、輝達公開產品規格 |
| 回波損耗 | 訊號反射衡量 | 參考 OIF 規範模板；典型 < -10 dB（@高頻） | OIF CEI‑112G |
說明：功耗和麵積效率高度依賴代工工藝（7 nm/5 nm/3 nm）和 IP 實現架構，具體數值以 IP 提供商在不同工藝節點的實測資料為準，上表僅供量級參考。
技術路線
CEI 標準不是單一的“一種介面”，而是一個按速率代際與應用距離分層的標準矩陣。OIF 為每一代速率定義多個子規格，用“可達距離”和“通道環境”加以區分，晶片設計者據此選擇適合自身產品的 IP 規格。
主流代際與調變路線
| CEI 代際 | 代表性子規格 | 調變格式 | 核心應用場景 | 商用時間視窗 |
|---|---|---|---|---|
| CEI‑28G | SR/MR/LR | NRZ | 10G/25G 乙太網路、儲存、早期資料中心 | 約 2015–2019 |
| CEI‑56G | SR/MR/LR | PAM4（首次引入） | 50G PAM4 乙太網路、AI 早期互聯 | 約 2018–2021 |
| CEI‑112G | VSR/MR/LR/XSR | PAM4 | 當前 AI/HPC 叢集主力；400G/800G 乙太網路 | 約 2021–2025+ |
| CEI‑224G | 制定中 | PAM4（首批），後續或引入 PAM6/PAM8 | 下一代 1.6T 乙太網路、AI 超大規模互聯 | 預計 2025+ 商用 |
注：“公開資料未見”統一代際切換年份的統計數字，以上時間視窗根據頭部 IP/晶片公司產品公告推斷。
三種經典“距離”路線拆解
- 長距（LR）：晶片到背板、線卡到線卡，傳輸距離可達數十釐米到 1 米，需耐受最高插入損耗（含兩對聯結器），對傳送端驅動能力、接收端均衡深度要求最苛刻。
- 中距（MR）：晶片到面板聯結器，典型應用為可插拔光模組（如 QSFP‑DD）或直連銅纜（DAC），損耗預算比 LR 寬鬆。
- 短距（VSR/SR/XSR）：晶片到晶片、晶片到封裝內矽橋或基板，傳輸距離極短（<10 cm 至若干毫米），更加註重功耗與面積最佳化，功耗效率可達 5 pJ/bit 以下 [行業估算]。
下一代技術探索
面向 224 Gbps/lane，單純依靠 PAM4 已經到了 CMOS 工藝的物理極限邊緣。OIF 與 IEEE 正在評估多條路徑：
- 高階調變（PAM6/PAM8）：增加每符號位元數，但訊雜比和線性度要求進一步惡化，FEC 開銷可能攀升。
- DSP 增強：採用 ADC 全數字均衡 + 複雜 DSP 演算法（類似相干光通訊的簡化版），以功耗換通道容忍度。
- 共封裝光學（CPO）：將光學引擎貼近晶片封裝，用極短電氣鏈路規避長距離 PCB 損耗，電氣側只需滿足 XSR 規格，有望成為未來“晶片到光學”介面的主流電氣標準。
上游
CEI 產業鏈的上游是設計、模擬和製造 SerDes 所需的基礎工具與資源。
- EDA 工具：高速 SerDes 設計依賴電磁模擬（三維全波）、版圖寄生提取、統計眼圖分析等專用工具，主要供應商為 Synopsys、Cadence、Siemens EDA（原 Mentor）。模擬精度直接影響首次流片的成功率。
- 半導體 IP：CEI 標準的物理實現高度依賴SerDes PHY IP。Synopsys、Cadence 是最大的獨立 IP 供應商，二者合計佔據高階 SerDes IP 許可市場的絕大部分份額（公開資料未見精確市佔率）。Rambus 也曾參與部分市場但份額有限。這些 IP 提供了經矽驗證的硬核（或可綜合核），晶片公司在此基礎上進行整合和定製。
- 代工工藝：112 Gbps 及以上的 PAM4 SerDes 必須使用先進製程（7 nm、5 nm、3 nm），以獲得足夠高的電晶體截止頻率（fT/fmax），同時將功耗控制在可接受範圍內。台積電（TSMC）、三星（Samsung）、英特爾（Intel Foundry）是主要代工來源。高速 SerDes 通常需要利用代工廠的特殊工藝選項（如高效能射頻器件、MIM 電容等）。
- 封裝與基板：倒裝晶片（Flip‑Chip）封裝是高速 SerDes 訊號引出的必須方案，對封裝基板的訊號完整性設計（阻抗控制、串擾隔離）提出極高要求。先進封裝（如 CoWoS、EMIB）進一步縮短晶片間電氣互聯距離，催生 CEI 中的 XSR 規格。
下游
CEI 標準的下游覆蓋從晶片產品化到最終應用的完整鏈條。
- 晶片產品：
- 交換晶片：博通（AVGO）、Marvell（MRVL）、輝達（含 Mellanox）、思科是主要供應商。高階產品整合 256–512 個 112G SerDes 通道，總頻寬可達 51.2 Tbps 以上，是資料中心 All‑to‑All 通訊的核心。
- GPU 與 AI 晶片：輝達 Hopper/Blackwell 架構 GPU 通過 NVLink 實現多卡高速互聯，NVLink 物理層基於 SerDes 技術併兼容 CEI 風格引數；NVSwitch 晶片則集成了大量 112G SerDes 通道用於多 GPU 間資料排程。
- DPU/IPU：輝達 BlueField、英特爾 IPU、Marvell OCTEON 等產品均使用 112G SerDes 連線主機與網路，是 AI 叢集東西向流量的關鍵節點。
- PHY/Retimer/Redriver 晶片：Astera Labs、譜瑞科技（Parade）、Montage Technology 等公司提供獨立的高速重定時器和中繼晶片，用於長距離背板或線纜場景下的訊號恢復。
- 聯結器與線纜元件：安費諾（Amphenol）、莫仕（Molex）、泰科電子（TE Connectivity）是高速聯結器與銅纜元件的三大核心供應商。DAC（直連銅纜）、AEC（有源銅纜）、AOC（有源光纜）均需在其介面側滿足 CEI 電規範。800G OSFP/QSFP‑DD 光模組的金手指電氣設計，亦參考 CEI 中距介面規範。
- 高頻 PCB 板材：松下 Megtron 系列、Isola、生益科技等是低損耗板材的主要供應商，需提供在 56 GHz 下穩定可控的介電常數（Dk）與極低損耗因子（Df）。深南電路、滬電股份等 PCB 製造商負責將板材加工為可行產品。
- 系統整合商：超微電腦（SMCI）、英業達、廣達、新華三等 ODM/OEM 將晶片、聯結器、PCB 等整合為 GPU 伺服器、AI 交換器整機。
- 終端使用者：雲端運算廠商（AWS、Azure、Google Cloud、阿里雲端、字節跳動等）和大型 AI 實驗室是 AI 算力基礎設施的最大采購方，其網路架構選型（如選擇 RoCE 還是 InfiniBand）直接塑造了對特定 CEI 規格介面的需求量。
受益公司
以下公司處於 CEI 產業價值鏈的關鍵節點，業績與 CEI 代際升級週期高度相關。注：僅陳述產業關聯，不構成任何買進或賣出建議。
| 環節 | 公司（程式碼） | 與 CEI 標準的關聯 |
|---|---|---|
| SerDes IP | Synopsys (SNPS), Cadence (CDNS) | 提供經矽驗證的 112G/224G PHY IP，幾乎所有同類晶片設計公司需獲得許可 |
| 交換晶片 | 博通 (AVGO), Marvell (MRVL) | 全球最大 Datacenter 交換晶片供應商，112G SerDes 交換晶片市佔率極高（公開資料未見精確份額資料） |
| GPU/AI 互聯 | 輝達 (NVDA), AMD (AMD) | GPU NVLink/NVSwitch 與 Infinity Fabric 均深度依賴先進 SerDes 技術 |
| 高速聯結器/線纜 | 安費諾 (APH), 莫仕（未上市，屬 Koch 工業），泰科電子 (TEL) | 提供符合 CEI 速率要求的聯結器、DAC/AEC/AOC 元件 |
| 高速 PCB 材料/製造 | 生益科技 (600183.SH), 深南電路 (002916.SZ) | 提供超低損耗覆銅板與高速 PCB 加工服務 |
| Retimer/Redriver | Astera Labs (ALAB), 譜瑞科技 (4966.TW) | 專攻資料中心高速互聯訊號恢復晶片 |
市場規模
- 資料中心交換晶片：根據 Broadcom 在 2023 年投資者日的揭露，其網路業務（以交換晶片和 PHY 為主）2023 財年營收超過 120 億美元，其中 AI 相關網路營收約佔 15%–20% 並處於高速增長階段。Marvell 2024 財年資料中心相關營收約 22 億美元（公司年報）。第三方機構如 LightCounting 估算，2023 年全球資料中心乙太網路交換器晶片市場規模約 70–90 億美元（含企業網與雲端），其中高階 AI 叢集用交換晶片佔比快速提升。當前時點（2025 年初），公開資料未見精確到 CEI‑112G 單一品類晶片的獨立市場報告。
- SerDes IP 市場：根據 IPnest 2023 年報告，全球半導體 IP 市場約為 80 億美元，其中物理 IP（含 SerDes）佔比約 18%，即約 14–15 億美元，年增速約 15%–20%，SerDes IP 是主要增長驅動力。該資料為整個物理 IP 大類口徑，未拆出純 CEI 相關 SerDes IP。
- 高速聯結器與線纜：根據 Bishop & Associates 資料，2023 年全球高速 I/O 聯結器市場約 25–30 億美元（工廠出貨口徑），其中資料中心和電信是大頭。800G 光模組/銅纜對應的 112G 電介面聯結器正進入放量期，但具體份額數字未見公開統計。
- AI 互聯整體網路基礎設施：Dell’Oro Group 測算，2024 年全球 AI 後端網路（Back‑end Network）交換裝置市場規模約 250–300 億美元（廠商營收口徑），包含 InfiniBand 和高效能乙太網路，這部分交換裝置全部基於 112G SerDes 埠的交換晶片建置。
整體而言，CEI 本身不是可單獨統計的市場，但其直接推動的交換晶片、PHY 晶片、SerDes IP 與高速聯結器增量市場，合計規模在百億美元級別並隨 AI 算力增長持續擴張。
玩家對比
交換晶片：博通 vs. Marvell
- 博通：Tomahawk 5（51.2 Tbps，512x100G）為業界首家量產的 5 nm 112G 交換晶片，2022 年送樣，2023 年上量；Jericho3‑AI（DDC 架構）針對 AI 叢集大頻寬排程最佳化。博通的封閉生態與晶片+PHY+軟體全棧整合是其護城河。
- Marvell：Teralynx 10（51.2 Tbps）於 2023 年推出，基於 5 nm 工藝，主打可程式設計性和低功耗，走開放式路線，支援 OCP 等標準。Marvell 在 DPU 和 PHY 晶片方面亦有全線配套能力。
- 綜合比較：博通在客戶覆蓋廣度和產品成熟度上領先，Marvell 憑藉產品效能和開放策略加速追趕。輝達 Spectrum‑X 乙太網路平台則與自家 GPU 生態強繫結，形成第三條路徑。
SerDes IP：Synopsys vs. Cadence
- 兩家均在 2021–2022 年釋出 112G PAM4 SerDes IP（5 nm），並在 2023–2024 年推出基於 3 nm 的 224G 預研方案。
- Synopsys 的優勢在於其 SerDes IP 與 EDA 工具鏈（VCS、Custom Compiler）的協同驗證生態；Cadence 則強在模擬/混合訊號設計全流程覆蓋。兩者在高階製程節點的 SerDes IP 市場合計佔據絕大多數份額。Rambus 在 PAM4 SerDes 上也具有早期積累，但市場份額遠低於兩家 EDA+IP 巨頭。
聯結器：安費諾 vs. 莫仕 vs. 泰科
- 三家公司均具備 112G PAM4 聯結器產品線，並積極版面配置 224G 預研樣品。安費諾在超大規模客戶和 GPU 系統背板聯結器市場佔據明顯優勢（據公司 2023 年投資者日定性描述），莫仕和泰科在光模組聯結器、線纜元件等領域各有側重。份額資料未公開。
風險
投資於 CEI 相關產業鏈需關注以下不確定性：
- 標準演進與碎片化風險：OIF 的 CEI 標準與 IEEE 802.3 乙太網路標準、PCI‑SIG 的 PCIe 標準等雖然相互借鑑，但存在規格差異，需 IP 供應商做多標準適配。若標準不能快速收斂，可能分散研發資源，延緩產品落地。
- 224G 技術路線不確定性：當前 224G PAM4 方案面臨巨大功耗和通道損耗壓力，如果 PAM6/PAM8 或相干 Lite 方案成為主流，現有 PAM4 架構的 IP 和晶片可能面臨重新設計的風險，影響部分公司的技術路徑押注。
- 先進製程依賴與產能瓶頸：112G/224G SerDes 高度依賴台積電 5 nm/3 nm 代工產能。一旦先進製程產能緊張，所有相關晶片產品均會受限，放大供應鏈單點風險。
- 下游客戶集中度：雲端廠商（北美 Top 4 + 中國頭部）是 AI 網路裝置的主要買家。採購節奏受宏觀環境和資本支出計劃影響較大，可能導致需求的階段性波動。
- 部分領域公開資料不足：CEI 相關晶片、IP 和聯結器的精確市佔率、各子規格的出貨量等資料，多數由供應商以商業機密為由不公開揭露，導致第三方研究機構難以提供完整精確的定量分析，投資者可能面臨資訊不對稱風險。
誤讀糾偏
誤讀 1：“CEI 就是 112G 介面。” 糾偏：112G 只是 CEI 當前主流的代際之一。CEI 標準族同時涵蓋 28G、56G、112G 以及制定中的 224G，且每一代都按傳輸距離（LR/MR/SR/XSR）細分。產業語境中“支援 CEI”通常指支援對應代際某個子規格，而非整個標準族。
誤讀 2：“CEI 只規定晶片與模組之間的電訊號，不管 PCB 和聯結器。” 糾偏：CEI 通過定義傳送端眼圖模板、接收端抖動容限和通道插入損耗預算，實質性地約束了 PCB 材料選擇、走線規則、聯結器效能等整個物理鏈路的引數。聯結器廠商和 PCB 廠必須參考這些引數進行產品設計，否則系統級鏈路預算無法閉合。
誤讀 3：“支援 CEI 就等於支援乙太網路。” 糾偏：CEI 是物理層電氣規範，其上層可以承載多種協議：乙太網路、InfiniBand、PCIe（尤其是 OIF 與 PCI‑SIG 的合作）、專有互聯（如輝達 NVLink）等。CEI 規定“電訊號怎麼送”，並不規定“報文怎麼封裝”。
誤讀 4：“224G 一定是 PAM4 演進。” 糾偏：224G 當前多數預研方案以 PAM4 為起點，但行業對高階調變（PAM6/PAM8）、全 DSP 均衡甚至相干 Lite 方案持開放態度。OIF 相關專案仍處早期階段，最終調變與編碼方式的確定需要綜合考慮可實現的功耗、成本和通道環境，尚未形成最終結論。
最新事件
截至 2025 年初，圍繞 CEI‑112G 規模商用與 CEI‑224G 標準預研的關鍵動態包括：
- OIF CEI‑224G 專案進展：OIF 在 2023–2024 年持續推進 CEI‑224G 架構定義，已釋出初步插損預算模型和通道引數目標，多家公司提交了基於 3 nm 的 SerDes 測試晶片結果。2024 年 OIF 季度會議公開資料顯示，224G‑MR/LR/XSR 等多個子規格的基線文本正在編寫，目標在 2025–2026 年完成關鍵規範制定。
- 博通 Tomahawk 6 路線圖：博通在 2024 年投資者日透露，Tomahawk 6 交換晶片將基於 224G SerDes，預期總頻寬翻倍至 102.4 Tbps，製程節點轉向 3 nm。時間表未具體揭露，產業分析機構如 The Next Platform 認為產品送樣可能在 2025–2026 年。
- 輝達 NVLink 演進：輝達 Blackwell 平台（2024 年釋出）已在 GPU 晶片間鏈路引入更高頻寬互聯，並繼續依賴先進 SerDes 技術。輝達對外展示的 NVSwitch 晶片集成了大量 112G SerDes，未來代際或直接遷移至 224G。公司未揭露具體 CEI 合規宣告，但其物理層設計與 CEI 架構高度一致。
- Astera Labs 112G Retimer 上量：Astera Labs（ALAB）2024 年年報顯示，其 Aries 系列 PCIe 5.0/CXL 與 Taurus 系列乙太網路 100G–800G Retimer 晶片在 AI 伺服器和交換器專案中廣泛採用，對應物理層均為 112G PAM4 電介面，反映 CEI‑112G 外設側的快速滲透。
- 800G/1.6T 光模組電介面標準化：IEEE 802.3df 對 800G、802.3dj 對 1.6T 乙太網路的物理層定義了通道速率和電氣要求，這些要求與 OIF CEI‑112G 在引數上高度對齊，推動中距電介面加速落地。
- 中國國產替代關注度提升：國內部分企業如華為海思、紫光展銳（未上市）、裕太微等正在加大高速 SerDes IP 和交換晶片自主研發力度。華為海思的 HiSilicon 交換晶片已在 2023 年批次支援 112G SerDes，但公開資料未見其對 CEI 標準合規的具體宣告。
追蹤指標
關注 CEI 及相關產業鏈，可定期追蹤以下先行性與同步性指標：
- OIF 標準里程碑：OIF 官網及季度會議紀要，關注 CEI‑224G 草案的釋出日期、關鍵引數凍結時間點，這是上游 IP 和晶片研發投入的先行訊號。
- 頭部晶片公司量產節奏：博通、Marvell、輝達、英特爾的季度財報與產品公告中提到的“112G SerDes 晶片出貨量”“224G 送樣進度”，以及“AI 相關網路營收增速”，是需求兌現的直接證據。口徑：公司財報資料中心網路/AI 網路分段營收，頻次：季度。
- 雲端廠商資本支出：微軟、亞馬遜、Google、Meta、阿里、位元組的資本支出計劃及“網路基礎設施”佔比，口徑：公司財報 CapEx guidance，頻次：季度/年度。AI/GPU 相關資本支出的年增率增速具有較強前瞻性。
- 高速 PCB 與聯結器訂單：安費諾季度營收與“高速互聯產品”增速；生益科技、深南電路的“高頻覆銅板/PCB 產能利用率”變化。口徑：公司財報、券商供應鏈調研，頻次：季度/月度。
- OEM/ODM 出貨量：超微電腦、英業達、廣達的 AI 伺服器/高速交換器出貨資料，可間接反映下游系統級對 CEI 標準相關元件的消耗量。口徑：公司月度營收公告及法說會展望。
- SerDes IP 許可更新：Synopsys、Cadence 季報中“IP 與系統整合”業務營收及新籤許可專案數量，領先晶片流片 1–2 個季度。
- 光模組標準化進展：IEEE 802.3df/dj 的最終定稿與 OIF CEI 的互參更新，反映 800G/1.6T 光電介面的電側標準穩定性。
信源
- 標準機構：OIF Technical Work – Common Electrical I/O (CEI) 頁面（https://www.oiforum.com/technical-work/hot-topics/common-electrical-io-cei/），是標準架構與路線圖的一手來源。
- IP 供應商白皮書：Synopsys “DesignWare 112G/224G SerDes PHY”、Cadence “112G PAM4 SerDes IP” 等產品頁面與技術白皮書，提供典型關鍵引數與工藝節點資訊。
- 晶片公司投資者關係：博通（AVGO）、Marvell（MRVL）、輝達（NVDA）年度/季度財報、10‑K/10‑Q 及投資者日演示，提供營收規模、產品節點與市況定性描述。
- 聯結器與元件公司財報：安費諾（APH）、泰科電子（TEL）年報，提供高速互聯業務增長定性描述。
- 市場研究：IPnest（Design IP Report，年度），LightCounting（Data Center Ethernet Switch Chipset Forecast），Dell’Oro Group（AI Networks & Data Center Switch Report），Bishop & Associates（High-Speed I/O Connector Market），以上報告為付費產品，公開摘要通常可見部分總量資料。
- 技術會議論文：IEEE ISSCC、VLSI Symposium 各年度關於 PAM4 SerDes 的論文，反映學界與業界前沿電路實現水平，可輔助判斷技術引數的量級範圍。
- 科技媒體：The Next Platform、Semianalysis（訂閱制）、ServeTheHome 對資料中心晶片和 AI 網路架構的深度分析，可用於交叉驗證廠商宣告。