Complementary Fet

1. 3 秒看懂

CFET（互补场效应晶体管）把 NMOS 和 PMOS 垂直堆叠在同一个器件里，让标准单元高度从“并排”变成“上下楼”，在比 GAA 更小的面积上完成一个互补逻辑功能。它是后 GAA 时代微缩晶体管的核心候选，被定位为 1 nm 及以下节点的关键架构，一次工艺重构同时影响面积、功耗与互连延迟。

2. 3 分钟产业解释

鳍式晶体管（FinFET）和环栅晶体管（GAA/纳米片）在标准单元内都是横向排列 NMOS 与 PMOS，面积缩减主要靠闸极包裹度和接触间距的优化。当横向间距逼近物理极限后，再缩小单元的唯一出路就是把两种极性的晶体管沿垂直方向集成——这就是 CFET 的逻辑起点。

在 CFET 单元中，上、下两层分别构建一种极性的沟道，共享局部电源轨与互连。IMEC 在 2023 年 VLSI 会议上给出的数据显示，基于 CFET 的反相器标准单元高度可从传统 5 轨缩减至 3 轨，逻辑单元面积较对标 GAA 缩小约 30%–50%（来源：IMEC，VLSI 2023）。同时，垂直叠层缩短了信号路径，寄生电容显著下降，等效能量延迟积有望优化 15%–25%。

产业方当前对 CFET 的量产时间表基本指向 2030 年前后。英特尔在 2023 年 IEDM 会议上已经展示了基于 CFET 的 SRAM 宏与环形振荡器，强调其 3D 器件与 Foveros Direct 封装的可融合性。台积电在 2023 年技术研讨会上将 CFET 描述为“超越 2 nm 的路径”，但未给出具体量产年份。三星在 SF1.4 节点（预计 2027 年后）相关技术文档中提及垂直晶体管架构，但截至 2025 年 5 月公开资料未见其明确承诺 CFET 量产的时点。整体看，CFET 仍处于从原理验证向工艺集成跨越的早期阶段，所有大规模量产年份信息均属企业远期路线图，尚存高度不确定性。

3. 技术原理

3.1 从并排到堆叠：物理直觉

标准 FinFET/GAA 单元中，NMOS 和 PMOS 位于同一平面，彼此需要隔离阱和隔离间距，单元宽度实质由两倍有源区宽度加隔离区决定。CFET 把 NMOS 和 PMOS 分别放在垂直方向的两个叠层中，共享同一个水平投影区域，于是单元宽度可以逼近单个有源区宽度。电气上，上下晶体管通过极短互连（局部互连或共享源漏）联通，形成一个紧凑的互补对。

3.2 器件结构与材料选择

CFET 最常见实现是“双堆叠纳米片”：在单个高纵横比的鳍状结构上，用牺牲层与选择性外延交替生长出多层沟道。上层制备一种极性，下层制备另一种极性；栅极介质与金属栅极环绕每一层纳米片。实现两种极性的过程需要至少一次极低温（通常 < 500 ℃）外延或选择性沉积，以避免底层掺杂或结构在后续热预算下退化。IMEC 与英特尔公开的案例中，上层 PMOS 采用 SiGe 沟道以增强空穴迁移率，下层 NMOS 采用应变 Si，相邻层用氧化/氮化层隔离，最终栅极通过垂直孔连接上下两层。

3.3 工艺集成挑战

• 超精细对准与选择性蚀刻： 上下沟道层的厚度、掺杂浓度以及隔离层必须在亚纳米级精度内控制，任何残余会造成栅极泄漏或阈值电压失调。
• 热预算冲突： 上层的源漏掺杂活化和栅极介质品质需要严格控制温度，保持下层掺杂分布不受影响。IMEC 在 2023 年提出用毫秒激光退火结合固相外延，改善上下层间的热串扰（来源：IMEC, VLSI 2023）。
• 应力工程： 堆叠结构中的应力管理直接决定沟道迁移率。需要在垂直方向同时优化拉伸与压缩应力，挑战远大于单层 GAA。
• 金属栅极堆叠： 上下层可能使用不同的功函数金属，要求沉积工艺具备极高的选择性和底部覆盖率。原子层沉积（ALD）是必须手段，但 ALD 在窄高纵横比孔洞中的均匀性仍待优化。

3.4 互连优势

CFET 的最大魅力不只在于面积缩小，还在信号路径缩短。反相器中，NMOS 与 PMOS 的漏极需要短接，CFET 用一垂直互连取代过去的横向跨接，RC 延迟显著降低。对 SRAM 位元之间的交叉耦合、时钟树负载均有积极影响，IMEC 预测在 CFET 实现的 SRAM 里，读写延迟可比纳米片 GAA 改善 15%–20%（来源：IMEC, VLSI 2023）。

4. 关键参数

以下参数选自 IMEC、英特尔在 2023–2024 年间公开的 CFET 概念验证数据，均非量产规格，仅为早期研究成果。

以上数据均来自企业或研究机构在学术会议上披露的前瞻性成果，存在显著的不确定性。量产时的实际数值将取决于具体工艺集成方案与良率优化程度。

5. 技术路线

5.1 从 FinFET 到 CFET 的演进图景

平面 MOSFET → FinFET → 水平纳米片 GAA → Forksheet → CFET → 异质集成/3D 组合

其中，Forksheet 是一项过渡架构，将 NMOS 与 PMOS 纳米片近距离并列但不垂直堆叠，已在 IMEC 路线图中出现，但尚未有任何代工厂宣布量产。CFET 则是在 Forksheet 基础上的自然延伸。英特尔路线图将 CFET 与“3D 互补 FET”直接关联，台积电更谨慎，称其为“探索中”方向。

5.2 主要参与方的定位

• 英特尔： 2023 年 IEDM 展示首个大规模 CFET SRAM 宏，强调与 PowerVia 背面供电、Foveros Direct 键合的协同效应。路线图上将 CFET 置于 2027 年后的“Next Generation Transistor”范畴。
• 台积电： 在 2023 年技术论坛中指出 CFET 是“未来逻辑密度提升的重要方向”，但明确说明 N2 及 N2P 均采用纳米片 GAA，CFET 尚处于研究阶段，量产时间不早于 2030 年。
• 三星： 在 SF1.4 节点背景中提及“堆叠晶体管架构”作为提高密度的手段，但公开资料未见 CFET 具体时间表。
• IMEC： 作为核心研究机构，已推出 CFET 的开发套件及设计规则，并在 2023、2024 VLSI 连续展示集成进展。计划 2026 年前提供 CFET 概念验证 PDK（来源：IMEC 2023 年公告）。

5.3 工艺节点的对齐

台积电目前最先进的量产工艺节点为 3 nm FinFET，2025 年预计量产 2 nm 纳米片 GAA（N2）。CFET 逻辑上对齐的节点名称可能是“A14”（英特尔）或“1 nm”（台积电），但节点数字并不直接代表栅极长度，更多是密度等价指标。据 IC Knowledge（2023 年报告）预测，CFET 最早可能在 2030–2032 年间进入量产，初始产能将极为有限。

6. 上游

CFET 对上游设备与材料提出了新的极端要求，主要集中在图案化、高选择比蚀刻、低温沉积以及新型沟道材料方面。

6.1 关键设备

• 极紫外光刻（EUV/HNA EUV）： 高数值孔径 EUV 预计为亚 10 nm 间距图案提供分辨率支持。CFET 的最小金属间距可能进入 16 nm 甚至更低，需要 HNA EUV 或多重图案化。ASML 于 2024 年宣布已开始交付 TWINSCAN EXE:5000 系统，支持 8 nm 分辨率（来源：ASML 2024 年 Q1 新闻稿）。
• 原子层蚀刻（ALE）与高选择性蚀刻： 上下不同材料的释放层需要接近无限选择比的蚀刻，应用材料、泛林集团、东京电子均在开发针对 CFET 的 ALE 脉冲方案。
• 低温外延与沉积： 针对 NMOS/PMOS 相继集成，需要 400–500 ℃ 范围的硅、SiGe 外延设备以及低温 ALD 栅介质/金属栅极设备。应用材料、东京电子、ASM 等是主要供应商。
• 晶圆键合与减薄： 一些替代 CFET 方案采用两片晶圆键合实现垂直互补，需要精准对准和超薄层转移设备，EV Group、东京电子等参与。

6.2 关键材料

• 高迁移率沟道材料： 应变硅、SiGe 已是标配，锗或 III-V 族材料（如 InGaAs）在 CFET 研究阶段偶有提及，但量产前景不明。
• 低介电常数隔离材料： 上下层间隔离需要 k 值极低且热稳定性优异的介质，以避免寄生电容。
• 功函数金属与界面层： NMOS 与 PMOS 需要不同功函数，在垂直堆叠中无选择性地沉积不同金属难度极大。新型金属偶极子技术（dipole engineering）被 IMEC 和英特尔视为可能解决方案。
• CMP 浆料与清洗化学品： 高纵横比结构下的平坦化和颗粒控制要求升级。

上游设备及材料的公开市场规模未按 CFET 单独拆分，Yole Intelligence 等机构的“先进逻辑工艺材料”报告将 CFET 纳入“后 GAA 材料包”中，但未给出独立数字。

7. 下游

CFET 首先瞄准的是对晶体管密度和能效极度渴求的下游市场。

• 高性能计算/数据中心 CPU/GPU： 云端 AI 训练与推理芯片要求极低功耗高密度的逻辑单元。CFET 可让单颗芯片容纳更多核，同时降低互联功耗，适合数据中心加速器，如英特尔至强、AMD EPYC、NVIDIA 数据中心 GPU 的未来代际。
• AI 手机 SoC： 旗舰手机 AP（如苹果 A 系列、高通骁龙）在极有限的芯片面积内集成更多晶体管，以支持实时 AI/摄影和光追。CFET 将允许在相似面积内提升约 30%–50% 逻辑晶体管数，或保持同样晶体管数缩小芯片面积、降低成本。
• 先进异质集成： CFET 与 2.5D/3D 封装（CoWoS、EMIB、Foveros Direct）深度协同，垂直堆叠的逻辑层可以与缓存、模拟等层混合键合，形成单颗“3D 系统”。英特尔已多次强调 CFET 与 Foveros Direct 的软硬协同。
• 对 EDA/IP 的影响： CFET 要求标准单元库、SRAM 编译器、时序签核、寄生提取工具全部重写。新思科技与 Cadence 已在 2023–2024 年与 IMEC 合作，发布了初步的 CFET PDK 开发平台（来源：新思科技 2024 年新闻稿）。设计服务公司（如博通、联发科）必须在工艺成熟前进行早期布局。

8. 受益公司

以下名单基于各公司公开的战略定位、技术参与程度及产品线关联性，不代表当前财务影响与投资评价。CFET 目前尚无量产订单，因此“受益”更多指长期技术赛道卡位。

8.1 晶圆代工与 IDM

• 英特尔： 最积极的 CFET 推动者。如果 CFET 路线成功，有利于其在代工服务（Intel Foundry）争夺高性能计算客户。财务影响暂无，因量产时间点及量产初期资本支出庞大。
• 台积电： 拥有先进工艺客户群，CFET 若能顺利接棒 GAA，将维系其第三代工艺领先地位。2023 年研发支出约 58 亿美元（台积电年报，2023 年），其中包含后 GAA 研究，具体 CFET 占比未披露。
• 三星电子： 代工业务若能在 1 nm 节点采用 CFET，有助于缩小与台积电的差距。但截至 2025 年 5 月，公开资料未见量产时间表，相关资本投入信息不详。

8.2 设备与材料供应商

• ASML： HNA EUV 是 CFET 关键。2023 年 EUV 设备营收约 75 亿欧元（ASML 2023 年年报），高数值孔径系统单价超 3.5 亿欧元，随着先进节点推进，公司将持续受益。
• 应用材料、泛林集团、东京电子： 提供蚀刻、沉积、外延、CMP 等全栈设备，CFET 增加工艺步骤数（据 IC Knowledge 估计，CFET 流程总步骤数可能比 GAA 多 15%–20%），将带动设备需求，但目前无独立订单数据。
• 新思科技、Cadence： 作为 EDA 双寡头，CFET 将催生新一代 TCAD 仿真和物理实现工具。新思科技在 2024 年宣布与 IMEC 合作推出 CFET 仿真参考流程，但尚未单独披露由此产生的收入增量。

8.3 设计/IP 公司

• ARM、联发科、高通、博通： 率先使用先进节点的芯片设计公司。CFET 能效比与密度提升，可支持更复杂架构，符合其产品演进需求，但近中期不会体现在报表中。

以上均为公开信息的客观陈述，不构成对任何公司股票的买卖建议或价值判断。

9. 市场规模

截至 2025 年 5 月，公开资料未见针对 CFET 的独立市场规模预测。因为 CFET 仍处于概念验证至早期开发阶段，任何试图将 CFET 抽离为独立市场的做法均缺乏业务基础。通常可参照的是先进逻辑晶体管工艺市场，或“1 nm 及以下节点代工市场”。

• 对比参考： 台积电 2023 年先进工艺（7 nm 及以下）营收占总晶圆收入的约 54%（台积电 2023 年报）。以此推测，2 nm 及以后节点的营收规模会在未来 5–8 年内逐步成长。CFET 若在 2030 年后量产，初期产能微小，对全球半导体市场贡献有限。
• 行业预测： IC Knowledge 对 2032 年全球 1 nm 节点代工市场规模的预估值约为 20–40 亿美元（2023 年 IC Knowledge 报告《Global Foundry Market》口径），但该预测包含多种晶体管架构，CFET 占比未定。Yole Intelligence 的《Transistor Architectures 2024》报告则指出，CFET 可能在 2032–2035 年间支撑一个年规模 50–100 亿美元的代工市场，但强调其假设存在重大不确定性。
• 中国市场的特殊性： 中国大陆先进制程产能受设备出口管制限制，目前未公布 2 nm 以下量产计划。CFET 所对应节点的市场规模对于中国本土晶圆厂而言，现阶段不具备直接参考意义。

任何前瞻性市场数字均带有较强假设，不应用于投资决策。此处引用仅为了示意学术界和咨询机构对远期技术潜力的量化尝试。

10. 玩家对比

以上对比基于公开会议论文、公司新闻及路线图陈述，截至 2025 年 5 月。

11. 风险

1. 技术风险（良率与缺陷密度） CFET 工艺复杂度比 GAA 高出数倍，缺陷来源成倍增加，早期良率可能极低。IMEC 在 2023 VLSI 报告中便指出垂直叠层导致的新缺陷模式，如层间残余应力和桥接漏电。业界不排除在研发过程中发现不可逾越的物理障碍，导致路线延期或放弃。

2. 成本与经济效益 设备资本投入和单晶圆成本将大幅上升。根据 IC Knowledge 的粗略估算，CFET 晶圆厂初始投资可能超过 300 亿美元（以月产能 30,000 片晶圆计），且前三年的单芯片成本可能比同期 GAA 高 2–3 倍。若性能/密度增益不能覆盖成本增幅，客户导入积极性将有限。

3. 生态链就绪度 EDA 工具链、IP 库、设计方法学需要彻底翻新，在无稳定 PDK 之前，设计公司无法提前启动关键项目。即使代工厂具备工艺，生态成熟可能再延后 2–3 年。

4. 供应链与地缘政治 CFET 依赖最先进的 EUV、ALD、ALE 等设备，这些设备多数列入多边出口管制清单。对中国大陆等受管制地区，即使完成基础研究，也可能无法获得量产所需的全套设备与材料，技术自主要求极高时间与金钱成本。

5. 技术路径替代 碳纳米管 FET、二维材料晶体管、硅光子互连逻辑、神经形态计算等路径可能在未来 10–15 年内提供不同的规模化方式，可能削弱 CFET 作为唯一微缩路径的必要性。同时，先进封装（如 3D 堆叠芯片）也可部分解决晶体管密度问题，延缓对 CFET 的需求。

12. 误读纠偏

• 误区 1：“CFET 就是下一代 GAA，即将在 2 nm 节点量产。” 事实：目前主流代工厂宣布的 2 nm 工艺是水平纳米片 GAA（台积电 N2、英特尔 20A），并非 CFET。CFET 是针对 1 nm 及以下节点的远景方案，量产时间大概率在 2030 年之后。

• 误区 2：“CFET 能把芯片面积缩小一半。” 事实：标准单元面积可缩减 30%–50%，但全芯片面积还受 SRAM、I/O 等固化模块限制，实际芯片级面积缩小一般低于单元级增益，且需配合更精细的布线策略。

• 误区 3：“只要攻克 CFET，摩尔定律就能继续。” 事实：CFET 主要解决逻辑单元面积和部分互连瓶颈，但不能解决所有维度的缩放（如 I/O、模拟、存储墙）。此外，光刻和材料热力学极限仍然存在，摩尔定律的延续需要系统级技术创新，包括 3D 异构集成和架构创新。

• 误区 4：“中国大陆很快就能研发 CFET。” 事实：中国在 CFET 基础研究方面确有论文发表，但器件结构从论文到量产需全产业链支撑，尤其是在先进光刻和超高精度设备方面，仍被客观封锁。公开资料未见大陆晶圆代工企业发布 CFET 量产路线图，现实重心仍是 FinFET 成熟与 GAA 追赶。

• 误区 5：“三星/英特尔/台积电都已经秘密研发多年，2027 年就能用上。” 事实：即使最积极的英特尔也未给出量产承诺，所有时间表均为外部推测。先进工艺从概念验证到风险生产通常需 5–7 年以上，CFET 尚在早期集成学习阶段。

13. 最新事件

• 2024 年 6 月 – VLSI 2024 会议： IMEC 报告了 CFET 工艺集成的进一步成果，实现了上下层晶体管驱动电流失配低于 5%，并演示了功能性 6T-SRAM 位元（来源：2024 VLSI Symposium 摘要）。英特尔在同一会议展示了 CFET 在 3D 堆叠环境下的热分析和供电网络设计。
• 2024 年 4 月 – 新思科技： 宣布推出面向 CFET 的 3D 寄生提取与 RC 延迟计算参考流程，与 IMEC 的虚拟 PDK 对接（来源：新思科技官方博客）。
• 2023 年 12 月 – IEDM 2023： 英特尔发表论文《A 3D Complementary-FET SRAM Macro with Backside Power Delivery》，展示 0.018 µm² SRAM 单元，性能提升 20%（来源：英特尔新闻稿）。台积电发表《Vertically-Stacked Complementary Field-Effect Transistors for Future Logic Scaling》的研究，探讨双片垂直堆叠工艺流程。
• 2023 年 9 月 – 电子器件快报： ASML 宣布高数值孔径 EUV 光刻机首次通过客户验收，为亚 1 nm 节点图案化提供设备基础（来源：ASML 新闻）。
• 2022 年 12 月 – IEDM 2022： IMEC 展示了“3 轨 CFET 标准单元”的概念验证，单元高度仅 3 轨，较 5 轨 GAA 缩小约 40%（来源：IMEC 新闻稿），该成果被认为是 CFET 实用化的重要节点。

14. 跟踪指标

以下是可以持续观察 CFET 产业化进程的公开指标：

1. 学术会议论文特定期数： 每年 12 月的 IEDM 和 6 月的 VLSI 研讨会，是否有代工厂发布 CFET 功能演示（反相器、环形振荡器、SRAM 宏、良率数据）。
2. 代工厂路线图更新： 台积电、三星、英特尔年度技术论坛的官方演示是否将 CFET 从“探索中”移至“开发中”，并给出时间窗口。
3. EDA 工具支持公告： 领先 EDA 公司（新思科技、Cadence）是否发布 CFET 专用 TF/PDK 及签核工具，标志着生态就绪。
4. 设备/材料里程碑： HNA EUV 设备交付数量、晶圆代工厂订购设备的规格是否标示对准 1 nm 节点；主要设备商（应用材料、东京电子）是否推出针对 CFET 的工艺模块。
5. IMEC 合作项目： IMEC 的 CFET 核心合作伙伴名单变化，是否有新加入的设计公司（如高通、苹果、英伟达等）。
6. 专利与论文趋势： 全球 CFET 相关专利申请数量（可通过 WIPO/中国国家知识产权局统计），研发热度是否持续上升或冷却。
7. 大客户意向： 苹果、谷歌、亚马逊等自研芯片巨头的招聘岗位是否出现 CFET/3D 堆叠晶体管背景要求，间接表明其芯片路线图对齐。
8. 资本支出与股价波动： 虽不作为个股建议，但可观察主要代工厂年度资本支出中分配给“远期逻辑研发”的比重变化，了解其对 CFET 的投入强度。

15. 信源

• IMEC. (2023). Complementary FET Standard Cell with 3-track Height. VLSI Technology Symposium 2023.
• IMEC. (2024). Process Integration of CFET 6T-SRAM Bit Cells. VLSI Technology Symposium 2024.
• Intel. (2023). A 3D Complementary-FET SRAM Macro with Backside Power Delivery. IEDM 2023 Technical Digest.
• TSMC. (2023). Vertically-Stacked Complementary FETs for Future Logic Scaling. IEDM 2023.
• ASML. (2024). ASML ships first High-NA EUV system. Company press release.
• Synopsys. (2024). Synopsys and IMEC Advance 3D Process Design for CFET. Synopsys Blog.
• IC Knowledge. (2023). Global Foundry Market 2023–2032. Glengary report.
• Yole Intelligence. (2024). Transistor Architectures 2024. Market report.
• 台积电. (2023). 2023 年报与技术论坛演示材料 (公开版).
• 三星电子. (2021). Multi-Bridge Channel FET for Sub-3nm Nodes. IEDM 2021.
• 各大公司官方新闻稿、IEEE Xplore、SPIE 文献库、各国专利局公开信息（2020–2025 年检索）。
• 国金证券、中信证券等机构公开行业研究报告（2023–2024 年，仅供参考）。

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