Complementary Fet

1. 3 秒看懂

CFET（互補場效應電晶體）把 NMOS 和 PMOS 垂直堆疊在同一個器件裡，讓標準單元高度從“並排”變成“上下樓”，在比 GAA 更小的面積上完成一個互補邏輯功能。它是後 GAA 時代微縮電晶體的核心候選，被定位為 1 nm 及以下節點的關鍵架構，一次工藝重構同時影響面積、功耗與互連延遲。

2. 3 分鐘產業解釋

鰭式電晶體（FinFET）和環柵電晶體（GAA/奈米片）在標準單元內都是橫向排列 NMOS 與 PMOS，面積縮減主要靠閘極包裹度和接觸間距的最佳化。當橫向間距逼近物理極限後，再縮小單元的唯一齣路就是把兩種極性的電晶體沿垂直方向整合——這就是 CFET 的邏輯起點。

在 CFET 單元中，上、下兩層分別建置一種極性的溝道，共享區域性電源軌與互連。IMEC 在 2023 年 VLSI 會議上給出的資料顯示，基於 CFET 的反相器標準單元高度可從傳統 5 軌縮減至 3 軌，邏輯單元面積較對標 GAA 縮小約 30%–50%（來源：IMEC，VLSI 2023）。同時，垂直疊層縮短了訊號路徑，寄生電容顯著下降，等效能量延遲積有望最佳化 15%–25%。

產業方當前對 CFET 的量產時間表基本指向 2030 年前後。英特爾在 2023 年 IEDM 會議上已經展示了基於 CFET 的 SRAM 宏與環形振盪器，強調其 3D 器件與 Foveros Direct 封裝的可融合性。台積電在 2023 年技術研討會上將 CFET 描述為“超越 2 nm 的路徑”，但未給出具體量產年份。三星在 SF1.4 節點（預計 2027 年後）相關技術文件中提及垂直電晶體架構，但截至 2025 年 5 月公開資料未見其明確承諾 CFET 量產的時點。整體看，CFET 仍處於從原理驗證向工藝整合跨越的早期階段，所有大規模量產年份資訊均屬企業遠期路線圖，尚存高度不確定性。

3. 技術原理

3.1 從並排到堆疊：物理直覺

標準 FinFET/GAA 單元中，NMOS 和 PMOS 位於同一平面，彼此需要隔離阱和隔離間距，單元寬度實質由兩倍有源區寬度加隔離區決定。CFET 把 NMOS 和 PMOS 分別放在垂直方向的兩個疊層中，共享同一個水平投影區域，於是單元寬度可以逼近單個有源區寬度。電氣上，上下電晶體通過極短互連（區域性互連或共享源漏）聯通，形成一個緊湊的互補對。

3.2 器件結構與材料選擇

CFET 最常見實現是“雙堆疊奈米片”：在單個高縱橫比的鰭狀結構上，用犧牲層與選擇性外延交替生長出多層溝道。上層製備一種極性，下層製備另一種極性；柵極介質與金屬柵極環繞每一層奈米片。實現兩種極性的過程需要至少一次極低溫（通常 < 500 ℃）外延或選擇性沉積，以避免底層摻雜或結構在後續熱預算下退化。IMEC 與英特爾公開的案例中，上層 PMOS 採用 SiGe 溝道以增強空穴遷移率，下層 NMOS 採用應變 Si，相鄰層用氧化/氮化層隔離，最終柵極通過垂直孔連線上下兩層。

3.3 工藝整合挑戰

• 超精細對準與選擇性蝕刻： 上下溝道層的厚度、摻雜濃度以及隔離層必須在亞奈米級精度內控制，任何殘餘會造成柵極洩漏或閾值電壓失調。
• 熱預算衝突： 上層的源漏摻雜活化和柵極介質品質需要嚴格控制溫度，保持下層摻雜分佈不受影響。IMEC 在 2023 年提出用毫秒雷射退火結合固相外延，改善上下層間的熱串擾（來源：IMEC, VLSI 2023）。
• 應力工程： 堆疊結構中的應力管理直接決定溝道遷移率。需要在垂直方向同時最佳化拉伸與壓縮應力，挑戰遠大於單層 GAA。
• 金屬柵極堆疊： 上下層可能使用不同的功函式金屬，要求沉積工藝具備極高的選擇性和底部覆蓋率。原子層沉積（ALD）是必須手段，但 ALD 在窄高縱橫比孔洞中的均勻性仍待最佳化。

3.4 互連優勢

CFET 的最大魅力不只在於面積縮小，還在訊號路徑縮短。反相器中，NMOS 與 PMOS 的漏極需要短接，CFET 用一垂直互連取代過去的橫向跨接，RC 延遲顯著降低。對 SRAM 位元之間的交叉耦合、時鐘樹負載均有積極影響，IMEC 預測在 CFET 實現的 SRAM 裡，讀寫延遲可比奈米片 GAA 改善 15%–20%（來源：IMEC, VLSI 2023）。

4. 關鍵引數

以下引數選自 IMEC、英特爾在 2023–2024 年間公開的 CFET 概念驗證資料，均非量產規格，僅為早期研究成果。

引數	參考數值 / 趨勢	來源與說明
標準單元高度	3 軌（vs. GAA 5 軌）	IMEC, VLSI 2023（反相器單元概念）
邏輯單元面積縮減	約 −30% 至 −50%（相較於對標 2 nm 奈米片 GAA）	IMEC；英特爾 IEDM 2023 給出類似上限
有效溝道寬度	單片奈米片寬度 15–30 nm，垂直堆疊 2–3 層溝道	綜合 IMEC/英特爾公開 TEM 形貌
柵極長度（LG）	目標 10–14 nm（對應 1 nm 節點邏輯）	英特爾 IEDM 2023；台積電未公開
垂直間距（Pitch）	NMOS 與 PMOS 垂直中心距 < 50 nm	IMEC 2022 IEDM 提到的設計規則
接觸電阻	單接觸 < 1×10⁻⁹ Ω·cm² 級別，公開資料未見具體良率資料	文獻綜述要求，量產值暫無
SRAM 單元面積	演示結構達 0.018–0.02 µm²	IMEC, VLSI 2023
等效能量延遲積改善	比對標 GAA 降低約 15%–25%	IMEC 模擬資料，實測尚無系統報告

以上資料均來自企業或研究機構在學術會議上揭露的前瞻性成果，存在顯著的不確定性。量產時的實際數值將取決於具體工藝整合方案與良率最佳化程度。

5. 技術路線

5.1 從 FinFET 到 CFET 的演進圖景

平面 MOSFET → FinFET → 水平奈米片 GAA → Forksheet → CFET → 異質整合/3D 組合

其中，Forksheet 是一項過渡架構，將 NMOS 與 PMOS 奈米片近距離並列但不垂直堆疊，已在 IMEC 路線圖中出現，但尚未有任何代工廠宣佈量產。CFET 則是在 Forksheet 基礎上的自然延伸。英特爾路線圖將 CFET 與“3D 互補 FET”直接關聯，台積電更謹慎，稱其為“探索中”方向。

5.2 主要參與方的定位

• 英特爾： 2023 年 IEDM 展示首個大規模 CFET SRAM 宏，強調與 PowerVia 背面供電、Foveros Direct 鍵合的協同效應。路線圖上將 CFET 置於 2027 年後的“Next Generation Transistor”範疇。
• 台積電： 在 2023 年技術論壇中指出 CFET 是“未來邏輯密度提升的重要方向”，但明確說明 N2 及 N2P 均採用奈米片 GAA，CFET 尚處於研究階段，量產時間不早於 2030 年。
• 三星： 在 SF1.4 節點背景中提及“堆疊電晶體架構”作為提高密度的手段，但公開資料未見 CFET 具體時間表。
• IMEC： 作為核心研究機構，已推出 CFET 的開發套件及設計規則，並在 2023、2024 VLSI 連續展示整合進展。計劃 2026 年前提供 CFET 概念驗證 PDK（來源：IMEC 2023 年公告）。

5.3 工藝節點的對齊

台積電目前最先進的量產工藝節點為 3 nm FinFET，2025 年預計量產 2 nm 奈米片 GAA（N2）。CFET 邏輯上對齊的節點名稱可能是“A14”（英特爾）或“1 nm”（台積電），但節點數字並不直接代表柵極長度，更多是密度等價指標。據 IC Knowledge（2023 年報告）預測，CFET 最早可能在 2030–2032 年間進入量產，初始產能將極為有限。

6. 上游

CFET 對上游裝置與材料提出了新的極端要求，主要集中在圖案化、高選擇比蝕刻、低溫沉積以及新型溝道材料方面。

6.1 關鍵裝置

• 極紫外光刻（EUV/HNA EUV）： 高數值孔徑 EUV 預計為亞 10 nm 間距圖案提供解析度支援。CFET 的最小金屬間距可能進入 16 nm 甚至更低，需要 HNA EUV 或多重圖案化。ASML 於 2024 年宣佈已開始交付 TWINSCAN EXE:5000 系統，支援 8 nm 解析度（來源：ASML 2024 年 Q1 新聞稿）。
• 原子層蝕刻（ALE）與高選擇性蝕刻： 上下不同材料的釋放層需要接近無限選擇比的蝕刻，應用材料、科林研發集團、東京電子均在開發針對 CFET 的 ALE 脈衝方案。
• 低溫外延與沉積： 針對 NMOS/PMOS 相繼整合，需要 400–500 ℃ 範圍的矽、SiGe 外延裝置以及低溫 ALD 柵介質/金屬柵極裝置。應用材料、東京電子、ASM 等是主要供應商。
• 晶圓鍵合與減薄： 一些替代 CFET 方案採用兩片晶圓鍵合實現垂直互補，需要精準對準和超薄層轉移裝置，EV Group、東京電子等參與。

6.2 關鍵材料

• 高遷移率溝道材料： 應變矽、SiGe 已是標配，鍺或 III-V 族材料（如 InGaAs）在 CFET 研究階段偶有提及，但量產前景不明。
• 低介電常數隔離材料： 上下層間隔離需要 k 值極低且熱穩定性優異的介質，以避免寄生電容。
• 功函式金屬與介面層： NMOS 與 PMOS 需要不同功函式，在垂直堆疊中無選擇性地沉積不同金屬難度極大。新型金屬偶極子技術（dipole engineering）被 IMEC 和英特爾視為可能解決方案。
• CMP 漿料與清洗化學品： 高縱橫比結構下的平坦化和顆粒控制要求升級。

上游裝置及材料的公開市場規模未按 CFET 單獨拆分，Yole Intelligence 等機構的“先進邏輯工藝材料”報告將 CFET 納入“後 GAA 材料包”中，但未給出獨立數字。

7. 下游

CFET 首先瞄準的是對電晶體密度和能效極度渴求的下游市場。

• 高效能運算/資料中心 CPU/GPU： 雲端端 AI 訓練與推論晶片要求極低功耗高密度的邏輯單元。CFET 可讓單顆晶片容納更多核，同時降低互聯功耗，適合資料中心加速器，如英特爾至強、AMD EPYC、NVIDIA 資料中心 GPU 的未來代際。
• AI 手機 SoC： 旗艦手機 AP（如Apple A 系列、高通驍龍）在極有限的晶片面積內整合更多電晶體，以支援即時 AI/攝影和光追。CFET 將允許在相似面積內提升約 30%–50% 邏輯電晶體數，或保持同樣電晶體數縮小晶片面積、降低成本。
• 先進異質整合： CFET 與 2.5D/3D 封裝（CoWoS、EMIB、Foveros Direct）深度協同，垂直堆疊的邏輯層可以與快取、模擬等層混合鍵合，形成單顆“3D 系統”。英特爾已多次強調 CFET 與 Foveros Direct 的軟硬協同。
• 對 EDA/IP 的影響： CFET 要求標準單元庫、SRAM 編譯器、時序籤核、寄生提取工具全部重寫。新思科技與 Cadence 已在 2023–2024 年與 IMEC 合作，釋出了初步的 CFET PDK 開發平台（來源：新思科技 2024 年新聞稿）。設計服務公司（如博通、聯發科）必須在工藝成熟前進行早期版面配置。

8. 受益公司

以下名單基於各公司公開的戰略定位、技術參與程度及產品線關聯性，不代表當前財務影響與投資評價。CFET 目前尚無量產訂單，因此“受益”更多指長期技術賽道卡位。

8.1 晶圓代工與 IDM

• 英特爾： 最積極的 CFET 推動者。如果 CFET 路線成功，有利於其在代工服務（Intel Foundry）爭奪高效能運算客戶。財務影響暫無，因量產時間點及量產初期資本支出龐大。
• 台積電： 擁有先進工藝客戶群，CFET 若能順利接棒 GAA，將維繫其第三代工藝領先地位。2023 年研發支出約 58 億美元（台積電年報，2023 年），其中包含後 GAA 研究，具體 CFET 佔比未揭露。
• 三星電子： 代工業務若能在 1 nm 節點採用 CFET，有助於縮小與台積電的差距。但截至 2025 年 5 月，公開資料未見量產時間表，相關資本投入資訊不詳。

8.2 裝置與材料供應商

• ASML： HNA EUV 是 CFET 關鍵。2023 年 EUV 裝置營收約 75 億歐元（ASML 2023 年年報），高數值孔徑系統單價超 3.5 億歐元，隨著先進節點推進，公司將持續受益。
• 應用材料、科林研發集團、東京電子： 提供蝕刻、沉積、外延、CMP 等全棧裝置，CFET 增加工藝步驟數（據 IC Knowledge 估計，CFET 流程總步驟數可能比 GAA 多 15%–20%），將帶動裝置需求，但目前無獨立訂單資料。
• 新思科技、Cadence： 作為 EDA 雙寡頭，CFET 將催生新一代 TCAD 模擬和物理實現工具。新思科技在 2024 年宣佈與 IMEC 合作推出 CFET 模擬參考流程，但尚未單獨揭露由此產生的營收增量。

8.3 設計/IP 公司

• ARM、聯發科、高通、博通： 率先使用先進節點的晶片設計公司。CFET 能效比與密度提升，可支援更復雜架構，符合其產品演進需求，但近中期不會體現在報表中。

以上均為公開資訊的客觀陳述，不構成對任何公司股票的買賣建議或價值判斷。

9. 市場規模

截至 2025 年 5 月，公開資料未見針對 CFET 的獨立市場規模預測。因為 CFET 仍處於概念驗證至早期開發階段，任何試圖將 CFET 抽離為獨立市場的做法均缺乏業務基礎。通常可參照的是先進邏輯電晶體工藝市場，或“1 nm 及以下節點代工市場”。

• 對比參考： 台積電 2023 年先進工藝（7 nm 及以下）營收佔總晶圓營收的約 54%（台積電 2023 年報）。以此推測，2 nm 及以後節點的營收規模會在未來 5–8 年內逐步成長。CFET 若在 2030 年後量產，初期產能微小，對全球半導體市場貢獻有限。
• 行業預測： IC Knowledge 對 2032 年全球 1 nm 節點代工市場規模的預估值約為 20–40 億美元（2023 年 IC Knowledge 報告《Global Foundry Market》口徑），但該預測包含多種電晶體架構，CFET 佔比未定。Yole Intelligence 的《Transistor Architectures 2024》報告則指出，CFET 可能在 2032–2035 年間支撐一個年規模 50–100 億美元的代工市場，但強調其假設存在重大不確定性。
• 中國市場的特殊性： 中國大陸先進製程產能受裝置出口管制限制，目前未公佈 2 nm 以下量產計劃。CFET 所對應節點的市場規模對於中國本土晶圓廠而言，現階段不具備直接參考意義。

任何前瞻性市場數字均帶有較強假設，不應用於投資決策。此處引用僅為了示意學術界和諮詢機構對遠期技術潛力的量化嘗試。

10. 玩家對比

維度	英特爾	台積電	三星	IMEC
CFET 概念公開時間	2020 年架構日提及 3D 堆疊電晶體；2023 年 IEDM 展示 SRAM 宏	2022 年技術論壇首次討論互補堆疊概念	2021 年 IEDM 提出 Multi-Bridge Channel FET 可能演化為堆疊結構	2018 年首次釋出 CFET 結構論文，持續迭代
現階段進展	2023 年演示大規模 SRAM，計劃 2025–2026 年推出測試晶片；已與 EDA 工具對接	2023 年 IEDM 發表垂直溝道互補 FET 研究；未公佈 CFET 測試晶片	公開資訊有限，主要集中在 SF1.4 之前的 GAA 最佳化	2023 年 VLSI 展示 3 軌反相器；2024 年提供初步 PDK
量產目標時間	推測 2028–2030 年（根據技術節奏）	推測 2029–2031 年後（未官方承諾）	公開資料未見	無量產角色，提供技術平台
獨特優勢	內部晶圓廠，Foveros Direct 相容；可垂直整合 EDA/封裝	量產工藝經驗豐富，龐大客戶群；能快速將技術轉化為代工能力	儲存器與邏輯共封裝經驗	中立研究機構，可統籌裝置/材料/EDA 供應鏈
核心風險	良率與成本控制挑戰；代工業務尚在虧損	若路線拖延，可能被挑戰技術地位	代工市佔率較低；技術落地不確定性	非商業化實體，成果轉移取決於企業合作

以上對比基於公開會議論文、公司新聞及路線圖陳述，截至 2025 年 5 月。

11. 風險

1. 技術風險（良率與缺陷密度） CFET 工藝複雜度比 GAA 高出數倍，缺陷來源成倍增加，早期良率可能極低。IMEC 在 2023 VLSI 報告中便指出垂直疊層導致的新缺陷模式，如層間殘餘應力和橋接漏電。業界不排除在研發過程中發現不可逾越的物理障礙，導致路線延期或放棄。

2. 成本與經濟效益 裝置資本投入和單晶圓成本將大幅上升。根據 IC Knowledge 的粗略估算，CFET 晶圓廠初始投資可能超過 300 億美元（以月產能 30,000 片晶圓計），且前三年的單晶片成本可能比同期 GAA 高 2–3 倍。若效能/密度增益不能覆蓋成本增幅，客戶匯入積極性將有限。

3. 生態鏈就緒度 EDA 工具鏈、IP 庫、設計方法學需要徹底翻新，在無穩定 PDK 之前，設計公司無法提前啟動關鍵專案。即使代工廠具備工藝，生態成熟可能再延後 2–3 年。

4. 供應鏈與地緣政治 CFET 依賴最先進的 EUV、ALD、ALE 等裝置，這些裝置多數列入多邊出口管制清單。對中國大陸等受管制地區，即使完成基礎研究，也可能無法獲得量產所需的全套裝置與材料，技術自主要求極高時間與金錢成本。

5. 技術路徑替代 碳奈米管 FET、二維材料電晶體、矽光子互連邏輯、神經形態計算等路徑可能在未來 10–15 年內提供不同的規模化方式，可能削弱 CFET 作為唯一微縮路徑的必要性。同時，先進封裝（如 3D 堆疊晶片）也可部分解決電晶體密度問題，延緩對 CFET 的需求。

12. 誤讀糾偏

• 誤區 1：“CFET 就是下一代 GAA，即將在 2 nm 節點量產。” 事實：目前主流代工廠宣佈的 2 nm 工藝是水平奈米片 GAA（台積電 N2、英特爾 20A），並非 CFET。CFET 是針對 1 nm 及以下節點的遠景方案，量產時間大機率在 2030 年之後。

• 誤區 2：“CFET 能把晶片面積縮小一半。” 事實：標準單元面積可縮減 30%–50%，但全晶片面積還受 SRAM、I/O 等固化模組限制，實際晶片級面積縮小一般低於單元級增益，且需配合更精細的佈線策略。

• 誤區 3：“只要攻克 CFET，摩爾定律就能繼續。” 事實：CFET 主要解決邏輯單元面積和部分互連瓶頸，但不能解決所有維度的縮放（如 I/O、模擬、儲存牆）。此外，光刻和材料熱力學極限仍然存在，摩爾定律的延續需要系統級技術創新，包括 3D 異構整合和架構創新。

• 誤區 4：“中國大陸很快就能研發 CFET。” 事實：中國在 CFET 基礎研究方面確有論文發表，但器件結構從論文到量產需全產業鏈支撐，尤其是在先進光刻和超高精度裝置方面，仍被客觀封鎖。公開資料未見大陸晶圓代工企業釋出 CFET 量產路線圖，現實重心仍是 FinFET 成熟與 GAA 追趕。

• 誤區 5：“三星/英特爾/台積電都已經秘密研發多年，2027 年就能用上。” 事實：即使最積極的英特爾也未給出量產承諾，所有時間表均為外部推測。先進工藝從概念驗證到風險生產通常需 5–7 年以上，CFET 尚在早期整合學習階段。

13. 最新事件

• 2024 年 6 月 – VLSI 2024 會議： IMEC 報告了 CFET 工藝整合的進一步成果，實現了上下層電晶體驅動電流失配低於 5%，並演示了功能性 6T-SRAM 位元（來源：2024 VLSI Symposium 摘要）。英特爾在同一會議展示了 CFET 在 3D 堆疊環境下的熱分析和供電網路設計。
• 2024 年 4 月 – 新思科技： 宣佈推出面向 CFET 的 3D 寄生提取與 RC 延遲計算參考流程，與 IMEC 的虛擬 PDK 對接（來源：新思科技官方部落格）。
• 2023 年 12 月 – IEDM 2023： 英特爾發表論文《A 3D Complementary-FET SRAM Macro with Backside Power Delivery》，展示 0.018 µm² SRAM 單元，效能提升 20%（來源：英特爾新聞稿）。台積電發表《Vertically-Stacked Complementary Field-Effect Transistors for Future Logic Scaling》的研究，探討雙片垂直堆疊工藝流程。
• 2023 年 9 月 – 電子器件快報： ASML 宣佈高數值孔徑 EUV 光刻機首次通過客戶驗收，為亞 1 nm 節點圖案化提供裝置基礎（來源：ASML 新聞）。
• 2022 年 12 月 – IEDM 2022： IMEC 展示了“3 軌 CFET 標準單元”的概念驗證，單元高度僅 3 軌，較 5 軌 GAA 縮小約 40%（來源：IMEC 新聞稿），該成果被認為是 CFET 實用化的重要節點。

14. 追蹤指標

以下是可以持續觀察 CFET 產業化程序的公開指標：

1. 學術會議論文特定期數： 每年 12 月的 IEDM 和 6 月的 VLSI 研討會，是否有代工廠釋出 CFET 功能演示（反相器、環形振盪器、SRAM 宏、良率資料）。
2. 代工廠路線圖更新： 台積電、三星、英特爾年度技術論壇的官方演示是否將 CFET 從“探索中”移至“開發中”，並給出時間視窗。
3. EDA 工具支援公告： 領先 EDA 公司（新思科技、Cadence）是否釋出 CFET 專用 TF/PDK 及籤核工具，標誌著生態就緒。
4. 裝置/材料里程碑： HNA EUV 裝置交付數量、晶圓代工廠訂購裝置的規格是否標示對準 1 nm 節點；主要裝置商（應用材料、東京電子）是否推出針對 CFET 的工藝模組。
5. IMEC 合作專案： IMEC 的 CFET 核心合作伙伴名單變化，是否有新加入的設計公司（如高通、Apple、輝達等）。
6. 專利與論文趨勢： 全球 CFET 相關專利申請數量（可通過 WIPO/中國國家智慧財產權局統計），研發熱度是否持續上升或冷卻。
7. 大客戶意向： Apple、Google、亞馬遜等自研晶片巨頭的招聘崗位是否出現 CFET/3D 堆疊電晶體背景要求，間接表明其晶片路線圖對齊。
8. 資本支出與股價波動： 雖不作為個股建議，但可觀察主要代工廠年度資本支出中分配給“遠期邏輯研發”的比重變化，瞭解其對 CFET 的投入強度。

15. 信源

• IMEC. (2023). Complementary FET Standard Cell with 3-track Height. VLSI Technology Symposium 2023.
• IMEC. (2024). Process Integration of CFET 6T-SRAM Bit Cells. VLSI Technology Symposium 2024.
• Intel. (2023). A 3D Complementary-FET SRAM Macro with Backside Power Delivery. IEDM 2023 Technical Digest.
• TSMC. (2023). Vertically-Stacked Complementary FETs for Future Logic Scaling. IEDM 2023.
• ASML. (2024). ASML ships first High-NA EUV system. Company press release.
• Synopsys. (2024). Synopsys and IMEC Advance 3D Process Design for CFET. Synopsys Blog.
• IC Knowledge. (2023). Global Foundry Market 2023–2032. Glengary report.
• Yole Intelligence. (2024). Transistor Architectures 2024. Market report.
• 台積電. (2023). 2023 年報與技術論壇演示材料 (公開版).
• 三星電子. (2021). Multi-Bridge Channel FET for Sub-3nm Nodes. IEDM 2021.
• 各大公司官方新聞稿、IEEE Xplore、SPIE 文獻庫、各國專利局公開資訊（2020–2025 年檢索）。
• 國金證券、中信證券等機構公開行業研究報告（2023–2024 年，僅供參考）。

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