计算 Die

3 秒看懂

计算 Die 是芯片内部专门负责执行数学逻辑运算（加减乘除、矩阵乘累加、超越函数等）的硅片单元。它相当于芯片的“大脑”或“算力引擎”，是 TOPS/TFLOPS 等性能指标的直接物理来源。在现代 AI 加速器、GPU 和部分服务器 CPU 中，计算 Die 不再是一颗完整芯片的全部，而是经 Chiplet 拆分后，与负责 I/O、内存控制器的其他 Die 共同存在，通过先进封装连接为一颗系统级芯片。

3 分钟产业解释

计算 Die 贯穿从设计到量产的整个半导体价值链条，不同角色在其中各司其职：

• 设计（Fabless/IDM）：根据目标场景（大模型训练、推理、HPC）定义微架构，决定计算 Die 内包含多少张量核心 / 流处理器、缓存层级容量、NoC（片上网络）拓扑以及 Chiplet 间 I/O 接口类型。代表公司包括 NVIDIA、AMD、英特尔，以及一批 AI 芯片创业公司。
• 制造（Foundry）：将设计网表交付晶圆代工厂，在 12 英寸硅晶圆上使用最先进制程节点（2024 年主流为 4nm/3nm 级，2025 年逐步向 2nm 推进）进行光刻、刻蚀、沉积等数百道工艺。制程先进性直接决定晶体管密度和能效比。
• 封装与集成（OSAT/Foundry）：不同功能的裸 Die 被切割、分选后，通过硅中介层（Silicon Interposer）、硅桥（Silicon Bridge）或混合键合（Hybrid Bonding）等 2.5D/3D 封装方案完成系统级集成。计算 Die 往往紧邻 HBM 堆栈，以最大化内存带宽、最小化访问延迟。
• 最终产品化：封装完成的芯片被装配到板卡或基板上，搭配供电、散热方案后交付服务器厂商或云服务商，最终部署于数据中心。

这一链条中，计算 Die 的设计与工艺选择，直接决定了芯片的代际竞争力。

技术原理

计算 Die 的性能由微架构、物理工艺与数据流效率三个层面共同决定。

微架构层面

• 并行计算单元：GPU 计算 Die 内部包含数千个 CUDA Core / Stream Processor，通过 SIMT（单指令多线程）模型掩盖内存延迟。AI 专用加速单元（如 Tensor Core、脉动阵列）以二维乘法器阵列执行矩阵乘累加运算（MAC），单个 Tensor Core 每周期的 MAC 操作数可达到 1024 乃至更高。
• 多级缓存层次：紧贴计算单元的 L1 缓存（通常数十 KB 至数百 KB 每 SM/CU）提供单周期级延迟；更大容量的 L2 缓存（数十 MB 至上百 MB）服务所有计算单元集群；这一缓存层次的设计对数据复用率和实际有效算力影响极大。
• 片上网络（NoC）：现代计算 Die 规模膨胀，计算单元与缓存、I/O 端口间的互联采用片上网络技术，以网格（Mesh）或环（Ring）等拓扑组织，决定了 Die 内带宽分布与延迟上限。

制造工艺层面

• 晶体管结构：台积电 N5/N4 为 FinFET 工艺，N3 进一步优化 Fin 结构；N2 及同代工艺转向环绕栅极（GAA / 纳米片）晶体管，显著提升沟道控制能力，降低漏电。三星 3nm 已率先采用 GAA 结构（MCBFET），英特尔 20A/18A 则使用 RibbonFET 实现类似效果。
• 金属层与互连：先进制程提供更多金属层数（可达 15 层以上），采用钴、钌等材料优化局部互连电阻，对高频下的 IR 压降和信号完整性至关重要。
• 背面供电（BSPDN）：英特尔 20A 及以后工艺、台积电 N2P 未来的 A16 工艺将引入背面供电技术，将电源网络从晶圆正面移至背面，可释放正面布线资源、降低电源噪声。

数据流模型（以 AI 推理为例）

数据从 HBM 堆栈通过 1024-bit 或更大宽度的 PHY 接口进入计算 Die 的片上缓存，经缓存层次逐级加载至计算单元。矩阵乘法完成后的部分和可在片上缓存暂存，直接用于下一层算子（核融合优化），以最大程度减少与 HBM 之间的数据搬运。能效最优的计算 Die，往往不是单纯堆砌乘法器的 Die，而是在数据复用和缓存架构上设计优秀的 Die。

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|                       计算 Die (Compute Die)                      |
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|  |  计算单元集群    |  |  计算单元集群    |  |  计算单元集群    | ...|
|  |  (ALU, MAC,     |  |  (ALU, MAC,     |  |  (ALU, MAC,     |   |
|  |  Tensor Core)   |  |  Tensor Core)   |  |  Tensor Core)   |   |
|  +--------+--------+  +--------+--------+  +--------+--------+   |
|           |                    |                    |            |
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|                       |  片上网络 (NoC)  |                        |
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|                      |   L2 / 共享缓存  |                         |
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|               |          I/O PHY 接口          | <-- 连至 IO Die / |
|               +---------------------------------+     内存 Die    |
+------------------------------------------------------------------+

关键参数

评估计算 Die 的核心维度应从“纸面算力”上升到“有效算力”与“可扩展性”。

1. 峰值算力（TFLOPS / TOPS）
   分 FP64 / FP32 / FP16 / BF16 / INT8 / FP8 / FP4 等精度给出。训练芯片看重 FP16/BF16 和 FP32 累加，推理芯片更多关注 INT8/FP8/FP4。标称值受频率和计算单元数量的乘积决定，但不反映实测吞吐。

2. 算力密度（TFLOPS/mm²）
   单位面积硅片可提供的峰值算力。先进工艺可显著提升该指标，但 SRAM 和 I/O PHY 不贡献算力，会拉低面积加权平均值。设计方法论和缓存占比直接影响最终数值。

3. 能效比（TFLOPS/W，或 TOPS/W）
   每瓦功耗提供的算力，是数据中心 TCO 的关键参数。公开数据可见，NVIDIA H100（SXM 规格）在 700W TDP 下提供约 989 TFLOPS FP16 峰值（约为 1.41 TFLOPS/W），具体测算口径需注明是否含板卡其他功耗[注：数据来自 NVIDIA 官方规格，2024 年]。

4. 内存带宽（GB/s）与容量（GB）
   计算 Die 与 HBM 之间的接口宽度、频率和通道数决定带宽。带宽瓶颈导致的“内存墙”已成为约束大模型推理、训练有效吞吐的最主要因素。例如，H100 集成的 HBM3 提供 3.35 TB/s 带宽（NVIDIA 官方数据，PCIe 版本为 2 TB/s），但 Batch Size 较大时仍可能存在带宽不足。

5. 互联带宽与延迟

   • Die 内互联：NoC 的聚合带宽和每跳延迟，影响多计算单元集群之间的数据交换效率。
   • Die 间互联：硅中介层或桥片上的 D2D（Die-to-Die）互连带宽密度可达数 TB/s/mm（海岸线），延迟在纳秒级。典型技术如台积电 CoWoS / SoIC、英特尔 EMIB / Foveros。
   • 跨封装互联：NVLink（第五代，每对链路 100 GB/s 双向）、Infinity Fabric 等，用于多颗 GPU 或计算 Die 的同机架互联。

6. 制程节点与晶体管密度（MTr/mm²）
   制程决定物理密度和功耗基线。台积电 N3E 可实现约 1.7 倍于 N5 的逻辑密度（来源：台积电 2023 年技术论坛），但 SRAM 密度微缩趋于停滞，这正驱动计算 Die 的缓存架构向更大 L2 或 3D 堆叠方向演进。

技术路线

呈现从“单芯片大 Die”到“多 Die 系统”的演化路径：

未来 3–5 年，计算 Die 的先进封装演进预计将沿两条主线发展：

• 水平方向，通过不断扩展 CoWoS 中介层面积（台积电规划至近 2 倍光罩尺寸）容纳更多计算 Die 与 HBM 堆栈。
• 垂直方向，通过 3D 堆叠将计算 Die 与 SRAM 或逻辑 Die 直接贴合，解决“内存墙”和“缓存墙”。
  同时，UCIe 联盟（由 AMD、Arm、ASE、英特尔、谷歌、Meta、微软、NVIDIA、三星、台积电等共同发起）正推动通用 Chiplet 互连标准，目标实现跨厂商计算 Die 的标准化封装拼装（来源：UCIe 1.1 规范公开文档，2023 年发布）。

上游

计算 Die 产业链上游包括设计与制造所需的核心工具及核心材料。

• EDA 与 IP 核
  Synopsys（Fusion Compiler、3DIC Compiler）、Cadence（Innovus、Integrity 3D-IC）提供支持多 Die 协同设计和先进封装仿真的工具。ARM 提供 Neoverse 等计算核心 IP，可作为 Chiplet 计算 Die 的可复用模块。公开信息可见，Synopsys 2023 财年收入约 58 亿美元（按 GAAP 口径），约 30% 来自 SI/PI 分析与先进封装相关 EDA 增长驱动（来源：Synopsys 2023 年报）。

• 半导体设备

  • 光刻：ASML 是 EUV 光刻机唯一供应商，其 2024 年第二季度财报显示净销售额约 62 亿欧元，EUV 系统销售占设备收入比例持续上升；High-NA EUV（EXE 系列）已开始交付，用于 2nm 以下节点。
  • 刻蚀与沉积：应用材料（Applied Materials）、泛林集团（Lam Research）、东京电子（TEL）提供高深宽比刻蚀和金属化沉积系统，是实现 3D NAND 型高深宽比结构以及先进逻辑制程多层互连的关键。
  • 检测与量测：科磊（KLA）提供晶圆缺陷检测与光刻套刻精度测量设备，在良率爬坡期对于计算 Die 至关重要。

• 硅片与材料
  高纯度 12 英寸硅晶圆主要由信越化学、SUMCO 等日系厂商供应。先进封装所需中介层硅片、临时键合/解键合材料、底部填充胶等亦构成供应关键环节，其中部分细分材料市场（如 ABF 基板）在 2023–2024 年期间内仍处于供应偏紧状态（来源：TrendForce 2023 年第四季度封装基板分析）。

下游

计算 Die 的最终需求以数据中心为绝对主体，并逐步向专业边缘侧渗透。

• 云服务商（CSP）
  微软 Azure、亚马逊 AWS、谷歌 Cloud、甲骨文等是高端 AI 计算 Die 的最大客户。这些厂商采购搭载高性能计算 Die 的整机或加速卡，用于大模型训练与推理即服务。例如，Meta 在 2024 年公开的 AI 基础设施部署计划中声明将采购数十万颗 GPU 级别的加速器（来源：Meta 2024 年 Q1 财报电话会），直接拉动相应计算 Die 的需求。

• 服务器 OEM/ODM
  戴尔、HPE、超微、联想等，以及 Quanta、Wistron、Foxconn 等 ODM，向企业和云服务商交付整机与集群解决方案。

• 大型互联网与科技公司
  谷歌（TPU 系列，自研计算 Die）、亚马逊（Trainium/Inferentia 系列）、微软（自研 Maia 加速器）等均已投入自研计算 Die，委托 Broadcom 或 Marvell 等 ASIC 设计服务商完成物理实现，再由台积电等代工厂制造，形成独立于商业 GPU 之外的算力供给通道。

• 其他行业
  自动驾驶（特斯拉 Dojo 计算 Die、NVIDIA Drive 系列）、金融高频交易（FPGA 或专用加速计算 Die）、科学研究（HPC 超算系统）等构成重要垂直应用场景，但体量远小于数据中心市场。

受益公司

计算 Die 价值链的收益分布高度不对称，采用环节划分而非投资分类：

• 计算 Die 设计领导方
  NVIDIA 当前在 AI 训练和推理用计算 Die（GPU）的市场份额估计超 80%（来源：Mercury Research 等第三方机构估算、多个季度财报推估，2024 年口径）。AMD 凭借 Instinct MI300 系列以异构计算 Die 设计切入。英特尔通过 Gaudi 3（基于台积电 N5 工艺的计算 Die）和 Falcon Shores 规划，志在夺取推理和训练份额。自研阵营中，谷歌 TPU v5p 的计算 Die 已于 2023 年底部署（来源：Google Cloud Next 2024 公开演讲），亚马逊 Trainium2 亦进入量产。

• 先进制程与封装制造方
  台积电是 2024 年全球绝大部分 AI 计算 Die 的实际制造和先进封装集成方，其 CoWoS 封装产能至 2024 年底计划扩至每月 3 万片以上晶圆当量（来源：台积电 2024 年第二季度法说会）。三星通过 I-Cube / X-Cube 提供 2.5D/3D 封装方案，英特尔则通过 EMIB / Foveros 体系在新墨西哥州、马来西亚等地扩充先进封装产能（来源：英特尔晶圆代工服务公开信息，2024 年）。

• 关键设备与材料供给方
  ASML、应用材料、科磊等继续作为制造环节的必要基础设施受益者，不受单一计算 Die 设计竞争结果的影响。

注：以上公司名称仅作为产业链环节的描述，不构成任何价值判断或优选建议。公开资料无法获取的精确份额数字均做定性说明。

市场规模

关于计算 Die 直接对应的市场规模，由于计算 Die 并非独立终端产品，行业通常通过相关芯片大类进行测算。

• AI 加速器芯片市场：第三方机构如 Gartner 和 IDC 估算，2024 年全球 AI 加速器（GPU+ASIC+FPGA）市场收入可能超过 700 亿美元，2027 年可望突破 1200 亿美元（来源：Gartner 2024 年半导体相关预测报告，具体数字存在不同口径偏差）。其中，与计算 Die 直接相关的 GPU 和自研 ASIC 占比在 85% 以上。
• 先进封装市场：Yole Group 于 2024 年发布报告指出，全球先进封装市场（含 2.5D/3D）预计从 2023 年的约 380 亿美元增长至 2029 年的超过 695 亿美元，其中与计算 Die 封装高度相关的 HBM 与 Chiplet 封装是最大增量来源。
• 制程价值量分布：单颗高端 AI 加速器的计算 Die（或一组计算 Die）在整个封装模块 BOM 成本中的占比，不同分析报告估计通常在 40%–55% 区间（来源：SemiAnalysis 等专业社区基于估计的推算，2024 年），其余由 HBM 堆栈、中介层、封装基板、电源模块等占据。该占比随工艺节点迭代和 Chiplet 数量增加而动态变化。

上述市场规模数据均基于第三方机构公开发布的估算，不同统计口径和覆盖范围可能导致 10%–20% 的数值差异，此处仅作方向性参考。

玩家对比

以下对比聚焦各主要厂商在计算 Die 设计与实现上的路径差异，时间截断至 2024 年中可获取的公开资料。

公开数据中，多数自研 ASIC 的精确规格和封装方案未完全披露，此处只能给出定性对比。NVIDIA 与台积电构成的“设计–制造”双极格局是当前最清晰的结构特征。

风险

1. 先进制程与封装产能集中
   全球 2.5D/3D 高端封装产能高度集中于台积电，2024 年仍面临明显的供不应求。若扩产进度不及预期或地缘事件扰动，交付周期将被迫拉长，对所有依赖其产能的计算 Die 设计方均构成系统性风险（来源：台积电 2024 年法说会及 TrendForce 封装产能追踪）。

2. Chiplet 互连标准化滞后
   尽管 UCIe 规范已发布，但跨厂商、跨制程 Die 的“混搭”在实际工程中仍面临信号完整性、热机械应力、测试和资质认证等复杂挑战。若标准化进程慢于预期，多 Die 灵活集成难以实现，可能导致成本下降曲线放缓。

3. 内存墙与技术瓶颈
   计算 Die 算力增长（每年约 3–5 倍于带宽增长）与 HBM 带宽提升（每代约 1.5–2 倍）之间的剪刀差持续存在。若 3D 堆叠等近存计算技术难以在成本可控前提下量产，实际有效算力提升将远低于纸面算力增长。

4. 功耗与散热极限
   单颗计算 Die 功耗持续攀升（目前高端产品达数百 W），3D 堆叠进一步恶化热点密度。风冷已逼近极限，液冷甚至浸没式液冷可能成为必要路径，显著提高数据中心部署成本和改造复杂度。

5. 地缘与出口管制
   高端计算 Die 相关的先进工艺、制造设备向特定国家/地区的出口受到持续监管，导致供应链分叉和市场分割。这既影响供给的安全性，也促使部分区域被迫投资落后 1–2 代的替代产能，从而影响全行业成本曲线。

6. 生态锁定与兼容性
   计算 Die 高度依赖上层软件框架（如 CUDA、ROCm、OpenXLA 等）。即使竞争对手的计算 Die 硬件性能接近，若软件生态切换成本过高，客户也难以迁移，形成较强的路径依赖风险。

误读纠偏

• 误读 1：“计算 Die 就是 CPU/GPU 芯片本身。”
  纠偏：在现代 Chiplet 语境下，计算 Die 特指执行运算的裸片单元，它只是最终系统级封装（一颗“芯片”）的一部分。一颗 MI300X 或 B200 封装模块内，包含多个计算 Die、I/O Die 乃至缓存 Die，其中只有一部分是承担算力运算的计算 Die。将计算 Die 与整颗芯片混淆已不符合当前产品现实。

• 误读 2：“计算 Die 越多，芯片算力越强。”
  纠偏：多计算 Die 系统对 NoC、Die 间链路和软件调度提出极高要求。任意一处的带宽或延迟瓶颈都会导致算力利用率（Utilization）显著下滑。实际性能增益并不随计算 Die 数量线性增长，有时甚至因负载不均衡而下降。因此，可扩展互联（NVLink、Infinity Fabric、UCIe）的设计与实现质量成为关键制约因素。

• 误读 3：“只要制程足够先进，计算 Die 一定优秀。”
  纠偏：制程是基础，但微架构设计、缓存层次和互连拓扑同样关键。历史上，10nm/7nm 级产品中已出现过因架构规划不当，导致先进制程产品实测性能/能效低于上一代优化架构产品的情况。制程提供可能性，而架构将物理资源转化为有效算力。

• 误读 4：“计算 Die 只包含逻辑晶体管。”
  纠偏：现代计算 Die 上 SRAM 占据相当面积（某些 AI 加速器可达 40%–60%），此外还有大量 I/O PHY、电源管理单元、调试与测试电路等。讨论“计算 Die 面积=算力面积”为常见误读。

• 误读 5：“AI 推理不需要高性能计算 Die。”
  纠偏：大规模 LLM 推理（Batch Size 较小、时延敏感场景除外）同样消耗巨大算力，要求计算 Die 具备高吞吐、高带宽和低延迟的数据流。只是训练更偏向 FP32/FP16/BF16 累加精度，而推理更多地采用 INT8/FP8 精度。

最新事件

以下为截至 2024 年中与计算 Die 直接相关的公开事件（时间及数据均来源于公开报道或官方公告）：

• 2024 年 6 月台积电 CoWoS 扩产更新：台积电在 2024 年第二季度法说会上表示，2024 年 CoWoS 封装产能将比 2023 年增加超过一倍，并计划 2025 年继续大幅增加，但依然供不应求。
• 2024 年 5 月 AMD Instinct MI300 系列大规模部署：微软 Azure 和 Oracle Cloud 先后宣布基于 MI300X 的实例开放使用，这是大规模异构计算 Die 方案的商业落地标志。
• 2024 年 3 月 NVIDIA Blackwell 架构发布：B200 采用双计算 Die 封装（NVIDIA 称“Die”），通过 NVLink-HBI 提供 10 TB/s 的 Die 间带宽，标志商业 AI GPU 正式进入多计算 Die 同构集成时代（来源：NVIDIA GTC 2024 主题演讲）。
• 2024 年 Q2 多家自研 AI 计算 Die 进展公开：谷歌宣布基于 TPU v5p 的大规模集群可用；亚马逊 Trainium2 进入多家用户的正式测试阶段；微软自研 Maia 计算 Die 在 Azure 内部负载中初步部署测试。
• UCIe 联盟扩员与标准演进：2024 年初，UCIe 联盟宣布新增多家涵盖 OSAT、基板及系统级公司的成员，UCIe 1.1 规范进一步定义 2.5D/3D 的互连物理层与协议层的详细参数（来源：UCIe 官方网站公开新闻稿）。
• 极紫外光刻设备出货更新：ASML 2024 年第二季度财报披露，首套 High-NA EUV 光刻系统（EXE:5000）正式交付客户（业界推测为英特尔），第二套正在组装，这一事件对 2nm 以下计算 Die 的路径意义重大。

跟踪指标

构建对计算 Die 产业的动态跟踪框架，可关注以下可量化来源：

1. 台积电季度法说会数据

   • 先进制程（5nm 及更先进节点）营收占比
   • 先进封装收入绝对值及占总收入百分比
   • 资本开支指引（反映产能扩张节奏）

2. NVIDIA / AMD 数据中心收入

   • NVIDIA 数据中心业务季度收入（2025 财年 Q1 已达 226 亿美元，来源 NVIDIA 财报）
   • AMD 数据中心板块（含 EPYC 与 Instinct）收入及同比增长率

3. HBM 出货量与价格趋势

   • 三大 HBM 供应商（SK 海力士、三星、美光）季度 HBM 出货量比特增长率与 ASP 变化，可间接反映计算 Die 的配套需求和产能消耗节奏（来源：各公司季度财报及相关 DRAM 行业追踪）

4. 先进封装基板/ABF 基板供需

   • 主要基板供应商（揖斐电、新光电气、欣兴等）的产能利用率和交期变化，作为 CoWoS 类封装产能的先行指标

5. UCIe / 标准联盟里程碑

   • 新规范发布或正式版本冻结时间
   • 主要成员公布的 Chiplet 互连演示或产品规划时间表

6. 研发投入与专利活动

   • 领先 Fabless 和 IDM 的季度研发支出金额
   • 在 Chiplet、3D 堆叠、D2D 互联等方向的专利申请公开数量

7. 地缘政策与出口管制更新

   • 美国 BIS（工业安全局）对先进计算及相关制造设备的出口管制清单修订
   • 荷兰、日本对半导体设备出口审批政策的更新

信源

• 公司官方财报与法说会：台积电、NVIDIA、AMD、英特尔、ASML、应用材料等的季度财报与投资者关系页面，提供经审计的收入数字和产能指引。
• 学术会议与工业峰会：ISSCC、Hot Chips、VLSI Symposium，每年公布最新的计算 Die 架构、制程技术和封装进展论文与演讲。
• 行业分析机构报告：TrendForce（集邦咨询）、Yole Group、Gartner、IDC、Counterpoint Research 等发布的市场规模、产能追踪与技术趋势报告。
• 专业技术社区与媒体：SemiAnalysis、Chips and Cheese、AnandTech、ServeTheHome 等基于公开信息和逆向分析发布的深度技术拆解与估算。
• 标准组织文档：UCIe 联盟公开发布的规范文本；JEDEC 发布的 HBM 标准（HBM2E / HBM3 / HBM3E 等）。
• 法律法规与政策公告：美国联邦公报中与出口管制相关的规则修订通知；欧盟、日本等国相关半导体设备管制法规。

声明：本文所述所有财务数据、产能数字、市场份额和产品规格均基于公开可查的厂商公告、第三方行业报告及权威技术社区分析，并已尽最大可能标注年份、口径与来源。凡无法核实的具体数值均已注明‘公开资料未见’或‘估算’。文中未出现任何形式的投资建议、买卖推荐或价格涨跌预测。内容仅供产业知识与技术讨论。