計算 Die

3 秒看懂

計算 Die 是晶片內部專門負責執行數學邏輯運算（加減乘除、矩陣乘累加、超越函式等）的矽片單元。它相當於晶片的“大腦”或“算力引擎”，是 TOPS/TFLOPS 等效能指標的直接物理來源。在現代 AI 加速器、GPU 和部分伺服器 CPU 中，計算 Die 不再是一顆完整晶片的全部，而是經 Chiplet 拆分後，與負責 I/O、記憶體控制器的其他 Die 共同存在，通過先進封裝連線為一顆系統級晶片。

3 分鐘產業解釋

計算 Die 貫穿從設計到量產的整個半導體價值鏈條，不同角色在其中各司其職：

• 設計（Fabless/IDM）：根據目標場景（大型模型訓練、推論、HPC）定義微架構，決定計算 Die 內包含多少張量核心 / 流處理器、快取層級容量、NoC（片上網路）拓撲以及 Chiplet 間 I/O 介面型別。代表公司包括 NVIDIA、AMD、英特爾，以及一批 AI 晶片創業公司。
• 製造（Foundry）：將設計網表交付晶圓代工廠，在 12 英寸矽晶圓上使用最先進製程節點（2024 年主流為 4nm/3nm 級，2025 年逐步向 2nm 推進）進行光刻、刻蝕、沉積等數百道工藝。製程先進性直接決定電晶體密度和能效比。
• 封裝與整合（OSAT/Foundry）：不同功能的裸 Die 被切割、分選後，通過矽中介層（Silicon Interposer）、矽橋（Silicon Bridge）或混合鍵合（Hybrid Bonding）等 2.5D/3D 封裝方案完成系統級整合。計算 Die 往往緊鄰 HBM 堆疊，以最大化記憶體頻寬、最小化訪問延遲。
• 最終產品化：封裝完成的晶片被裝配到板卡或基板上，搭配供電、散熱方案後交付伺服器廠商或雲端服務商，最終部署於資料中心。

這一鏈條中，計算 Die 的設計與工藝選擇，直接決定了晶片的代際競爭力。

技術原理

計算 Die 的效能由微架構、物理工藝與資料流效率三個層面共同決定。

微架構層面

• 平行計算單元：GPU 計算 Die 內部包含數千個 CUDA Core / Stream Processor，通過 SIMT（單指令多執行緒）模型掩蓋記憶體延遲。AI 專用加速單元（如 Tensor Core、脈動陣列）以二維乘法器陣列執行矩陣乘累加運算（MAC），單個 Tensor Core 每週期的 MAC 運算元可達到 1024 乃至更高。
• 多級快取層次：緊貼計算單元的 L1 快取（通常數十 KB 至數百 KB 每 SM/CU）提供單週期級延遲；更大容量的 L2 快取（數十 MB 至上百 MB）服務所有計算單元叢集；這一快取層次的設計對資料複用率和實際有效算力影響極大。
• 片上網路（NoC）：現代計算 Die 規模膨脹，計算單元與快取、I/O 埠間的互聯採用片上網路技術，以網格（Mesh）或環（Ring）等拓撲組織，決定了 Die 內頻寬分佈與延遲上限。

製造工藝層面

• 電晶體結構：台積電 N5/N4 為 FinFET 工藝，N3 進一步最佳化 Fin 結構；N2 及同代工藝轉向環繞柵極（GAA / 奈米片）電晶體，顯著提升溝道控制能力，降低漏電。三星 3nm 已率先採用 GAA 結構（MCBFET），英特爾 20A/18A 則使用 RibbonFET 實現類似效果。
• 金屬層與互連：先進製程提供更多金屬層數（可達 15 層以上），採用鈷、釕等材料最佳化區域性互連電阻，對高頻下的 IR 壓降和訊號完整性至關重要。
• 背面供電（BSPDN）：英特爾 20A 及以後工藝、台積電 N2P 未來的 A16 工藝將引入背面供電技術，將電源網路從晶圓正面移至背面，可釋放正面佈線資源、降低電源噪聲。

資料流模型（以 AI 推論為例）

資料從 HBM 堆疊通過 1024-bit 或更大寬度的 PHY 介面進入計算 Die 的片上快取，經快取層次逐級載入至計算單元。矩陣乘法完成後的部分和可在片上快取暫存，直接用於下一層運算元（核融合最佳化），以最大程度減少與 HBM 之間的資料搬運。能效最優的計算 Die，往往不是單純堆砌乘法器的 Die，而是在資料複用和快取架構上設計優秀的 Die。

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|                       計算 Die (Compute Die)                      |
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|  |  計算單元叢集    |  |  計算單元叢集    |  |  計算單元叢集    | ...|
|  |  (ALU, MAC,     |  |  (ALU, MAC,     |  |  (ALU, MAC,     |   |
|  |  Tensor Core)   |  |  Tensor Core)   |  |  Tensor Core)   |   |
|  +--------+--------+  +--------+--------+  +--------+--------+   |
|           |                    |                    |            |
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|               |          I/O PHY 介面          | <-- 連至 IO Die / |
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+------------------------------------------------------------------+

關鍵引數

評估計算 Die 的核心維度應從“紙面算力”上升到“有效算力”與“可擴充套件性”。

1. 峰值算力（TFLOPS / TOPS）
   分 FP64 / FP32 / FP16 / BF16 / INT8 / FP8 / FP4 等精度給出。訓練晶片看重 FP16/BF16 和 FP32 累加，推論晶片更多關注 INT8/FP8/FP4。標稱值受頻率和計算單元數量的乘積決定，但不反映實測吞吐。

2. 算力密度（TFLOPS/mm²）
   單位面積矽片可提供的峰值算力。先進工藝可顯著提升該指標，但 SRAM 和 I/O PHY 不貢獻算力，會拉低面積加權平均值。設計方法論和快取佔比直接影響最終數值。

3. 能效比（TFLOPS/W，或 TOPS/W）
   每瓦功耗提供的算力，是資料中心 TCO 的關鍵引數。公開資料可見，NVIDIA H100（SXM 規格）在 700W TDP 下提供約 989 TFLOPS FP16 峰值（約為 1.41 TFLOPS/W），具體測算口徑需註明是否含板卡其他功耗[注：資料來自 NVIDIA 官方規格，2024 年]。

4. 記憶體頻寬（GB/s）與容量（GB）
   計算 Die 與 HBM 之間的介面寬度、頻率和通道數決定頻寬。頻寬瓶頸導致的“記憶體牆”已成為約束大型模型推論、訓練有效吞吐的最主要因素。例如，H100 整合的 HBM3 提供 3.35 TB/s 頻寬（NVIDIA 官方資料，PCIe 版本為 2 TB/s），但 Batch Size 較大時仍可能存在頻寬不足。

5. 互聯頻寬與延遲

   • Die 內互聯：NoC 的聚合頻寬和每跳延遲，影響多計算單元叢集之間的資料交換效率。
   • Die 間互聯：矽中介層或橋片上的 D2D（Die-to-Die）互連頻寬密度可達數 TB/s/mm（海岸線），延遲在納秒級。典型技術如台積電 CoWoS / SoIC、英特爾 EMIB / Foveros。
   • 跨封裝互聯：NVLink（第五代，每對鏈路 100 GB/s 雙向）、Infinity Fabric 等，用於多顆 GPU 或計算 Die 的同機架互聯。

6. 製程節點與電晶體密度（MTr/mm²）
   製程決定物理密度和功耗基線。台積電 N3E 可實現約 1.7 倍於 N5 的邏輯密度（來源：台積電 2023 年技術論壇），但 SRAM 密度微縮趨於停滯，這正驅動計算 Die 的快取架構向更大 L2 或 3D 堆疊方向演進。

技術路線

呈現從“單晶片大 Die”到“多 Die 系統”的演化路徑：

維度	單一大 Die	2.5D Chiplet（同構/異構）	3D 堆疊
典型方案	傳統單晶片 GPU / CPU	台積電 CoWoS-S/R/L，英特爾 EMIB	台積電 SoIC，英特爾 Foveros Direct，混合鍵合
良率 / 成本	大面積 Die 良率指數級下降，成本高昂	小 Die 良率高，總成本可控；但中介層/橋片增加開銷	小 Die 良率高，堆疊工藝和熱管理增加成本
效能潛力	受限於光刻機光罩面積（約 850 mm²）	通過 Die-to-Die 拼接突破單光罩限制	垂直互連銅-銅鍵合實現超高密度佈線
互聯頻寬密度	最高（同一晶片全定製互聯）	高（矽中介層達數千 GB/s/mm 海岸線）	極高（混合鍵合可達 >10 TB/s/mm）
主要挑戰	物理良率牆、成本牆	Die 間通訊能耗、封裝良率	散熱路徑受阻、片上熱應力管理、設計分工複雜
代表產品（2024 年可見）	上一代高階 GPU	AMD Instinct MI300 系列（計算 Die+IO Die），NVIDIA B200（雙計算 Die 封裝的猜測/部分公開資料可見）	AMD 3D V-Cache（CPU 端已驗證），AI 加速器未來方向

未來 3–5 年，計算 Die 的先進封裝演進預計將沿兩條主線發展：

• 水平方向，通過不斷擴充套件 CoWoS 中介層面積（台積電規劃至近 2 倍光罩尺寸）容納更多計算 Die 與 HBM 堆疊。
• 垂直方向，通過 3D 堆疊將計算 Die 與 SRAM 或邏輯 Die 直接貼合，解決“記憶體牆”和“快取牆”。
  同時，UCIe 聯盟（由 AMD、Arm、ASE、英特爾、Google、Meta、微軟、NVIDIA、三星、台積電等共同發起）正推動通用 Chiplet 互連標準，目標實現跨廠商計算 Die 的標準化封裝拼裝（來源：UCIe 1.1 規範公開文件，2023 年釋出）。

上游

計算 Die 產業鏈上游包括設計與製造所需的核心工具及核心材料。

• EDA 與 IP 核
  Synopsys（Fusion Compiler、3DIC Compiler）、Cadence（Innovus、Integrity 3D-IC）提供支援多 Die 協同設計和先進封裝模擬的工具。ARM 提供 Neoverse 等計算核心 IP，可作為 Chiplet 計算 Die 的可複用模組。公開資訊可見，Synopsys 2023 財年營收約 58 億美元（按 GAAP 口徑），約 30% 來自 SI/PI 分析與先進封裝相關 EDA 增長驅動（來源：Synopsys 2023 年報）。

• 半導體裝置

  • 光刻：ASML 是 EUV 光刻機唯一供應商，其 2024 年第二季度財報顯示淨銷售額約 62 億歐元，EUV 系統銷售佔裝置營收比例持續上升；High-NA EUV（EXE 系列）已開始交付，用於 2nm 以下節點。
  • 刻蝕與沉積：應用材料（Applied Materials）、科林研發集團（Lam Research）、東京電子（TEL）提供高深寬比刻蝕和金屬化沉積系統，是實現 3D NAND 型高深寬比結構以及先進邏輯製程多層互連的關鍵。
  • 檢測與量測：科磊（KLA）提供晶圓缺陷檢測與光刻套刻精度測量裝置，在良率爬坡期對於計算 Die 至關重要。

• 矽片與材料
  高純度 12 英寸矽晶圓主要由信越化學、SUMCO 等日系廠商供應。先進封裝所需中介層矽片、臨時鍵合/解鍵合材料、底部填充膠等亦構成供應關鍵環節，其中部分細分材料市場（如 ABF 基板）在 2023–2024 年期間內仍處於供應偏緊狀態（來源：TrendForce 2023 年第四季度封裝基板分析）。

下游

計算 Die 的最終需求以資料中心為絕對主體，並逐步向專業邊緣側滲透。

• 雲端服務商（CSP）
  微軟 Azure、亞馬遜 AWS、Google Cloud、甲骨文等是高階 AI 計算 Die 的最大客戶。這些廠商採購搭載高效能運算 Die 的整機或加速卡，用於大型模型訓練與推論即服務。例如，Meta 在 2024 年公開的 AI 基礎設施部署計劃中宣告將採購數十萬顆 GPU 級別的加速器（來源：Meta 2024 年 Q1 財報電話會），直接拉動相應計算 Die 的需求。

• 伺服器 OEM/ODM
  戴爾、HPE、超微、聯想等，以及 Quanta、Wistron、Foxconn 等 ODM，向企業和雲端服務商交付整機與叢集解決方案。

• 大型網際網路與科技公司
  Google（TPU 系列，自研計算 Die）、亞馬遜（Trainium/Inferentia 系列）、微軟（自研 Maia 加速器）等均已投入自研計算 Die，委託 Broadcom 或 Marvell 等 ASIC 設計服務商完成物理實現，再由台積電等代工廠製造，形成獨立於商業 GPU 之外的算力供給通道。

• 其他行業
  自動駕駛（特斯拉 Dojo 計算 Die、NVIDIA Drive 系列）、金融高頻交易（FPGA 或專用加速計算 Die）、科學研究（HPC 超算系統）等構成重要垂直應用場景，但體量遠小於資料中心市場。

受益公司

計算 Die 價值鏈的收益分佈高度不對稱，採用環節劃分而非投資分類：

• 計算 Die 設計領導方
  NVIDIA 當前在 AI 訓練和推論用計算 Die（GPU）的市場份額估計超 80%（來源：Mercury Research 等第三方機構估算、多個季度財報推估，2024 年口徑）。AMD 憑藉 Instinct MI300 系列以異構計算 Die 設計切入。英特爾通過 Gaudi 3（基於台積電 N5 工藝的計算 Die）和 Falcon Shores 規劃，志在奪取推論和訓練份額。自研陣營中，Google TPU v5p 的計算 Die 已於 2023 年底部署（來源：Google Cloud Next 2024 公開演講），亞馬遜 Trainium2 亦進入量產。

• 先進製程與封裝製造方
  台積電是 2024 年全球絕大部分 AI 計算 Die 的實際製造和先進封裝整合方，其 CoWoS 封裝產能至 2024 年底計劃擴至每月 3 萬片以上晶圓當量（來源：台積電 2024 年第二季度法說會）。三星通過 I-Cube / X-Cube 提供 2.5D/3D 封裝方案，英特爾則通過 EMIB / Foveros 體系在新墨西哥州、馬來西亞等地擴充先進封裝產能（來源：英特爾晶圓代工服務公開資訊，2024 年）。

• 關鍵裝置與材料供給方
  ASML、應用材料、科磊等繼續作為製造環節的必要基礎設施受益者，不受單一計算 Die 設計競爭結果的影響。

注：以上公司名稱僅作為產業鏈環節的描述，不構成任何價值判斷或優選建議。公開資料無法獲取的精確份額數字均做定性說明。

市場規模

關於計算 Die 直接對應的市場規模，由於計算 Die 並非獨立終端產品，行業通常通過相關晶片大類進行測算。

• AI 加速器晶片市場：第三方機構如 Gartner 和 IDC 估算，2024 年全球 AI 加速器（GPU+ASIC+FPGA）市場營收可能超過 700 億美元，2027 年可望突破 1200 億美元（來源：Gartner 2024 年半導體相關預測報告，具體數字存在不同口徑偏差）。其中，與計算 Die 直接相關的 GPU 和自研 ASIC 佔比在 85% 以上。
• 先進封裝市場：Yole Group 於 2024 年釋出報告指出，全球先進封裝市場（含 2.5D/3D）預計從 2023 年的約 380 億美元增長至 2029 年的超過 695 億美元，其中與計算 Die 封裝高度相關的 HBM 與 Chiplet 封裝是最大增量來源。
• 製程價值量分佈：單顆高階 AI 加速器的計算 Die（或一組計算 Die）在整個封裝模組 BOM 成本中的佔比，不同分析報告估計通常在 40%–55% 區間（來源：SemiAnalysis 等專業社群基於估計的推算，2024 年），其餘由 HBM 堆疊、中介層、封裝基板、電源模組等佔據。該佔比隨工藝節點迭代和 Chiplet 數量增加而動態變化。

上述市場規模資料均基於第三方機構公開發布的估算，不同統計口徑和覆蓋範圍可能導致 10%–20% 的數值差異，此處僅作方向性參考。

玩家對比

以下對比聚焦各主要廠商在計算 Die 設計與實現上的路徑差異，時間截斷至 2024 年中可獲取的公開資料。

玩家	代表計算 Die 架構	製程節點	封裝策略	特點
NVIDIA	H100/B200 GPU Die	N4（H100）， N4P/3nm 延伸（B200 系，公開資訊不完整）	CoWoS-S/L， 單/雙計算 Die+ HBM3e	強大軟體生態（CUDA），訓練領域統治力；多 Die 路線偏向同構擴充套件
AMD	Instinct MI300 系列計算 Die	N5/N4 組合（計算 Die 常見 N5 級）	CoWoS-S + 3D V-Cache（X3D 技術向 GPU 延伸的示範）	CDNA 架構，CPU+GPU 異構整合能力強，支援統一記憶體定址；Chiplet 策略成熟
英特爾	Gaudi 3 計算 Die（Habana），未來 Falcon Shores	台積電 N5（Gaudi 3）；未來 Intel 18A 規劃	基於台積電中介層（Gaudi 3）；未來 EMIB/Foveros	Gaudi 系列注重 CXL 與乙太網路原生互聯；IDM 製造+設計協同
Google TPU	TPU v5p 計算 Die	未完全公開（業界推測 N4 級，公開資料未見確切工藝節點）	自研光連線或 CoWoS 類方案（公開細節有限）	專為內部大型模型訓練最佳化，脈動陣列深度定製，不對外出售
Amazon	Trainium2 計算 Die	未完全公開	未完全公開	專為 AWS 推論與訓練服務最佳化，內部軟體棧整合
Cerebras	晶圓級 WSE-3 計算 Die（整片晶圓級）	7nm 級工藝（公開資訊）	無需 Chiplet 級的 Die- Die 拼接（但內部冗餘與互聯機制複雜，屬獨特的“片上網路”系統）	整片晶圓作單一處理器，片上 SRAM 巨大，避免片外記憶體瓶頸；適用超大規模 HPC/AI
其他 ASIC/初創	Groq（LPU 架構）、Tenstorrent（RISC-V 計算 Die）等	7nm/5nm 等	各有專有或標準封裝	專注特定推論或訓練場景，架構差別顯著，量產能力和生態仍需時間驗證

公開資料中，多數自研 ASIC 的精確規格和封裝方案未完全揭露，此處只能給出定性對比。NVIDIA 與台積電構成的“設計–製造”雙極格局是當前最清晰的結構特徵。

風險

1. 先進製程與封裝產能集中
   全球 2.5D/3D 高階封裝產能高度集中於台積電，2024 年仍面臨明顯的供不應求。若擴產進度不及預期或地緣事件擾動，交付週期將被迫拉長，對所有依賴其產能的計算 Die 設計方均構成系統性風險（來源：台積電 2024 年法說會及 TrendForce 封裝產能追蹤）。

2. Chiplet 互連標準化滯後
   儘管 UCIe 規範已釋出，但跨廠商、跨製程 Die 的“混搭”在實際工程中仍面臨訊號完整性、熱機械應力、測試和資質認證等複雜挑戰。若標準化程序慢於預期，多 Die 靈活整合難以實現，可能導致成本下降曲線放緩。

3. 記憶體牆與技術瓶頸
   計算 Die 算力增長（每年約 3–5 倍於頻寬增長）與 HBM 頻寬提升（每代約 1.5–2 倍）之間的剪刀差持續存在。若 3D 堆疊等近存計算技術難以在成本可控前提下量產，實際有效算力提升將遠低於紙面算力增長。

4. 功耗與散熱極限
   單顆計算 Die 功耗持續攀升（目前高階產品達數百 W），3D 堆疊進一步惡化熱點密度。風冷已逼近極限，液冷甚至浸沒式液冷可能成為必要路徑，顯著提高資料中心部署成本和改造複雜度。

5. 地緣與出口管制
   高階計算 Die 相關的先進工藝、製造裝置向特定國家/地區的出口受到持續監管，導致供應鏈分叉和市場分割。這既影響供給的安全性，也促使部分割槽域被迫投資落後 1–2 代的替代產能，從而影響全行業成本曲線。

6. 生態鎖定與相容性
   計算 Die 高度依賴上層軟體架構（如 CUDA、ROCm、OpenXLA 等）。即使競爭對手的計算 Die 硬體效能接近，若軟體生態切換成本過高，客戶也難以遷移，形成較強的路徑依賴風險。

誤讀糾偏

• 誤讀 1：“計算 Die 就是 CPU/GPU 晶片本身。”
  糾偏：在現代 Chiplet 語境下，計算 Die 特指執行運算的裸片單元，它只是最終系統級封裝（一顆“晶片”）的一部分。一顆 MI300X 或 B200 封裝模組內，包含多個計算 Die、I/O Die 乃至快取 Die，其中只有一部分是承擔算力運算的計算 Die。將計算 Die 與整顆晶片混淆已不符合當前產品現實。

• 誤讀 2：“計算 Die 越多，晶片算力越強。”
  糾偏：多計算 Die 系統對 NoC、Die 間鏈路和軟體排程提出極高要求。任意一處的頻寬或延遲瓶頸都會導致算力利用率（Utilization）顯著下滑。實際效能增益並不隨計算 Die 數量線性增長，有時甚至因負載不均衡而下降。因此，可擴充套件互聯（NVLink、Infinity Fabric、UCIe）的設計與實現質量成為關鍵制約因素。

• 誤讀 3：“只要製程足夠先進，計算 Die 一定優秀。”
  糾偏：製程是基礎，但微架構設計、快取層次和互連拓撲同樣關鍵。歷史上，10nm/7nm 級產品中已出現過因架構規劃不當，導致先進製程產品實測效能/能效低於上一代最佳化架構產品的情況。製程提供可能性，而架構將物理資源轉化為有效算力。

• 誤讀 4：“計算 Die 只包含邏輯電晶體。”
  糾偏：現代計算 Die 上 SRAM 佔據相當面積（某些 AI 加速器可達 40%–60%），此外還有大量 I/O PHY、電源管理單元、除錯與測試電路等。討論“計算 Die 面積=算力面積”為常見誤讀。

• 誤讀 5：“AI 推論不需要高效能運算 Die。”
  糾偏：大規模 LLM 推論（Batch Size 較小、時延敏感場景除外）同樣消耗巨大算力，要求計算 Die 具備高吞吐、高頻寬和低延遲的資料流。只是訓練更偏向 FP32/FP16/BF16 累加精度，而推論更多地採用 INT8/FP8 精度。

最新事件

以下為截至 2024 年中與計算 Die 直接相關的公開事件（時間及資料均來源於公開報道或官方公告）：

• 2024 年 6 月臺積電 CoWoS 擴產更新：台積電在 2024 年第二季度法說會上表示，2024 年 CoWoS 封裝產能將比 2023 年增加超過一倍，並計劃 2025 年繼續大幅增加，但依然供不應求。
• 2024 年 5 月 AMD Instinct MI300 系列大規模部署：微軟 Azure 和 Oracle Cloud 先後宣佈基於 MI300X 的例項開放使用，這是大規模異構計算 Die 方案的商業落地標誌。
• 2024 年 3 月 NVIDIA Blackwell 架構釋出：B200 採用雙計算 Die 封裝（NVIDIA 稱“Die”），通過 NVLink-HBI 提供 10 TB/s 的 Die 間頻寬，標誌商業 AI GPU 正式進入多計算 Die 同構整合時代（來源：NVIDIA GTC 2024 主題演講）。
• 2024 年 Q2 多家自研 AI 計算 Die 進展公開：Google宣佈基於 TPU v5p 的大規模叢集可用；亞馬遜 Trainium2 進入多家使用者的正式測試階段；微軟自研 Maia 計算 Die 在 Azure 內部負載中初步部署測試。
• UCIe 聯盟擴員與標準演進：2024 年初，UCIe 聯盟宣佈新增多家涵蓋 OSAT、基板及系統級公司的成員，UCIe 1.1 規範進一步定義 2.5D/3D 的互連物理層與協議層的詳細引數（來源：UCIe 官方網站公開新聞稿）。
• 極紫外光刻裝置出貨更新：ASML 2024 年第二季度財報揭露，首套 High-NA EUV 光刻系統（EXE:5000）正式交付客戶（業界推測為英特爾），第二套正在組裝，這一事件對 2nm 以下計算 Die 的路徑意義重大。

追蹤指標

建置對計算 Die 產業的動態追蹤架構，可關注以下可量化來源：

1. 台積電季度法說會資料

   • 先進製程（5nm 及更先進節點）營收佔比
   • 先進封裝營收絕對值及佔總營收百分比
   • 資本支出展望（反映產能擴張節奏）

2. NVIDIA / AMD 資料中心營收

   • NVIDIA 資料中心業務季度營收（2025 財年 Q1 已達 226 億美元，來源 NVIDIA 財報）
   • AMD 資料中心板塊（含 EPYC 與 Instinct）營收及年增率增長率

3. HBM 出貨量與價格趨勢

   • 三大 HBM 供應商（SK 海力士、三星、美光）季度 HBM 出貨量位元增長率與 ASP 變化，可間接反映計算 Die 的配套需求和產能消耗節奏（來源：各公司季度財報及相關 DRAM 行業追蹤）

4. 先進封裝基板/ABF 基板供需

   • 主要基板供應商（揖斐電、新光電氣、欣興等）的產能利用率和交期變化，作為 CoWoS 類封裝產能的先行指標

5. UCIe / 標準聯盟里程碑

   • 新規範釋出或正式版本凍結時間
   • 主要成員公佈的 Chiplet 互連演示或產品規劃時間表

6. 研發投入與專利活動

   • 領先 Fabless 和 IDM 的季度研發支出金額
   • 在 Chiplet、3D 堆疊、D2D 互聯等方向的專利申請公開數量

7. 地緣政策與出口管制更新

   • 美國 BIS（工業安全域性）對先進計算及相關製造裝置的出口管制清單修訂
   • 荷蘭、日本對半導體裝置出口審批政策的更新

信源

• 公司官方財報與法說會：台積電、NVIDIA、AMD、英特爾、ASML、應用材料等的季度財報與投資者關係頁面，提供經審計的營收數字和產能展望。
• 學術會議與工業峰會：ISSCC、Hot Chips、VLSI Symposium，每年公佈最新的計算 Die 架構、製程技術和封裝進展論文與演講。
• 行業分析機構報告：TrendForce（集邦諮詢）、Yole Group、Gartner、IDC、Counterpoint Research 等釋出的市場規模、產能追蹤與技術趨勢報告。
• 專業技術社群與媒體：SemiAnalysis、Chips and Cheese、AnandTech、ServeTheHome 等基於公開資訊和逆向分析釋出的深度技術拆解與估算。
• 標準組織文件：UCIe 聯盟公開發布的規範文本；JEDEC 釋出的 HBM 標準（HBM2E / HBM3 / HBM3E 等）。
• 法律法規與政策公告：美國聯邦公報中與出口管制相關的規則修訂通知；歐盟、日本等國相關半導體裝置管制法規。

宣告：本文所述所有財務資料、產能數字、市場份額和產品規格均基於公開可查的廠商公告、第三方行業報告及權威技術社群分析，並已盡最大可能標註年份、口徑與來源。凡無法核實的具體數值均已註明‘公開資料未見’或‘估算’。文中未出現任何形式的投資建議、買賣推薦或價格漲跌預測。內容僅供產業知識與技術討論。