CoWoS-L（CoWoS with Local Silicon Interconnect）

3 秒看懂

一句话定义： CoWoS-L 是台积电（TSMC）推出的一种先进封装技术，在有机中介层（Organic Interposer / RDL Interposer）中嵌入局部硅桥接芯片（Local Silicon Interconnect, LSI），实现多颗 Chiplet 之间的高密度互连，同时突破 CoWoS-S 全硅中介层的光罩（Reticle）面积上限。

核心关键词： 嵌入式硅桥 + 有机中介层 + 超越单光罩面积 + 成本/性能折中

类比理解： 如果 CoWoS-S 是用一整块精密硅片做”地板”让所有芯片站在上面通信，那 CoWoS-L 就是在一块大而便宜的复合地板里，只在需要高速通信的”房间之间”嵌入几段硅质高速通道——省钱、面积可扩展，关键路径性能不妥协。

3 分钟产业解释

为什么 CoWoS-L 存在？

AI 大模型训练和推理对算力芯片提出了两个看似矛盾的需求：

单封装内集成更多计算核心和 HBM 容量 → 需要更大互连面积
控制封装成本、提高产能 → 需要比全硅中介层更经济的方案

CoWoS-S（全硅中介层）是 TSMC 最成熟的高性能封装方案，但它受制于光罩（Reticle）尺寸上限。单次曝光的最大面积约 26mm × 33mm（~858mm²），虽可通过”光罩拼接（Reticle Stitching）“实现约 2 倍面积的硅中介层，但大面积硅中介层成本高昂、良率挑战大、产能受限（硅中介层需要占用先进制程光刻机产能）。

CoWoS-L 的核心思路： 将昂贵的硅只用在真正需要超高密度互连的局部区域（die-to-die 接口），其余大面积路由使用成本低得多的有机材料/RDL 层完成。

产业定位

性能密度 ↑
  │
  │   CoWoS-S        CoWoS-L
  │   (全硅中介层)     (局部硅桥 + 有机中介层)
  │      ●──────────────●
  │                       ╲
  │                        ╲
  │                         ● CoWoS-R
  │                           (纯 RDL 中介层)
  │
  └──────────────────────────────────→ 成本效率 ↑

CoWoS-L 位于 CoWoS-S 与 CoWoS-R 之间的”甜点”位置——在互连密度接近 CoWoS-S 的前提下，显著降低大面积中介层的成本和制造复杂度。

15 分钟专家深入

技术架构详解

CoWoS-L 的封装堆叠结构（从底部到顶部）：

┌──────────────────────────────────────────────────┐
│              散热盖 (Heat Lid / TIM)              │
├──────────────────────────────────────────────────┤
│  ┌────────┐  ┌─────┐  ┌────────┐  ┌──────────┐  │
│  │HBM Stack│  │LSI  │  │Compute │  │  I/O Die  │  │ ← 芯片层
│  │(3D堆叠) │  │Bridge│  │  Die   │  │           │  │
│  └────┬───┘  └──┬──┘  └───┬────┘  └─────┬────┘  │
│       │    μ-bump│    μ-bump│        μ-bump│      │
├───────┴────────┴─────────┴───────────────┴──────┤ ← 微凸块 (Micro-bump)
│           有机中介层 / RDL 中介层                   │
│  ┌─────────────────────────────────────────────┐ │
│  │  RDL 线路层 (多层有机薄膜 + 铜布线)            │ │
│  │       ┌──────┐        ┌──────┐              │ │ ← 嵌入式 LSI 硅桥
│  │       │ LSI  │        │ LSI  │              │ │    (局部硅互连)
│  │       │Bridge│        │Bridge│              │ │
│  │       └──────┘        └──────┘              │ │
│  └─────────────────────────────────────────────┘ │
├──────────────────────────────────────────────────┤ ← C4/焊接凸块
│              有机基板 (Organic Substrate)           │
│            (多层 PCB 类基板, BGA 焊球在底部)         │
├──────────────────────────────────────────────────┤
│              BGA 焊球 → PCB 主板                    │
└──────────────────────────────────────────────────┘

关键组件解析

1. 局部硅互连（LSI, Local Silicon Interconnect）

本质： 小面积硅芯片（dielet），通过 TSMC 先进制程制造，内含多层高密度互连线路
功能： 在需要最高带宽/最低延迟的 die-to-die 接口处，提供亚微米级线宽/间距的路由
面积远小于全硅中介层： LSI 桥仅覆盖 die-to-die 的接口区域，而非整个封装面积
嵌入方式： LSI 桥通过芯片嵌入（die embedding）工艺放入有机中介层中，与 RDL 层实现电气连接

2. 有机中介层 / RDL 中介层

材料： 有机薄膜基材 + 多层铜 RDL（再布线层）
优势：
- 面积可轻松超越光罩限制（台积电已展示超大尺寸有机中介层能力）
- 不占用先进制程光刻机产能（RDL 用的是成熟光刻技术，通常 ≥ 2μm 线宽/间距级别）
- 成本远低于大面积硅中介层
局限： 线宽/间距远大于硅，无法直接支撑最高密度 die-to-die 互连 → 这正是 LSI 桥存在的原因

3. 微凸块（Micro-bump）连接

芯片与中介层之间的连接仍使用微凸块（pitch 约 40μm 级别，具体数值视代际而定 [台积电未统一公开各代精确 pitch]）
LSI 桥与上下层的连接同样通过微凸块实现

4. 与 HBM 的连接

HBM 堆栈通过微凸块连接至有机中介层 + LSI 桥
LSI 桥可提供 HBM 接口所需的高密度 PHY 路由
HBM 通道位宽和速率取决于计算 die 侧的 HBM PHY 设计，封装侧需匹配对应信号完整性要求

CoWoS-L 相较 CoWoS-S 的核心差异

维度	CoWoS-S	CoWoS-L
中介层材料	全硅（Silicon Interposer）	有机材料 + 嵌入式硅桥（LSI）
中介层面积上限	受限于光罩（~858mm²/次曝光；拼接可达约 2 倍，工艺复杂）	理论上可远超光罩限制，受有机基板制造能力约束
die-to-die 互连密度	极高（硅光刻级别线宽/间距）	接口处极高（通过 LSI），远端路由较低（通过 RDL）
中介层成本	高（大面积硅需占用光刻产能）	较低（仅 LSI 桥消耗硅光刻资源）
产能弹性	受硅中介层产能瓶颈约束	更容易扩产（有机中介层产能更灵活）
适用场景	中小面积高性能封装	大面积、多 Chiplet、需要超越硅中介层尺寸限制的封装

关键技术挑战

LSI 桥与有机中介层的对准精度： 将硅 dielet 嵌入有机基板并确保多层 RDL 与 LSI 焊盘精确对准，对封装设备和工艺控制要求极高
热管理： 多颗大功耗计算 die + HBM 堆栈共存于同一封装，热耦合效应显著
信号完整性： 混合介质（硅 + 有机材料）的阻抗匹配、串扰控制比全硅中介层更复杂
翘曲（Warpage）控制： 大面积有机中介层的热膨胀系数（CTE）与硅 die 差异大，回流焊和工作温度下的翘曲控制是工程难题

技术原理（最深）

Die-to-Die 互连机制

CoWoS-L 中 die-to-die 的高带宽数据信号走线路径（有机 RDL 仅承担电源、地及低密度信号路由，不参与高速互连）：

  Die A                                    Die B
┌──────────┐                            ┌──────────┐
│  Compute  │                            │  Compute  │
│  Logic    │                            │  Logic    │
│  PHY ←───┤                            ├───→ PHY   │
└───┬───┬───┘                            └───┬───┬───┘
    │   │ μ-bump (直接键合至 LSI pad)        │   │ μ-bump
    │   └────────────┐       ┌─────────────────┘   │
    │                │       │                     │
    │   ┌────────────┘       └───────────┐         │
    │   ▼                                ▼         │
    │  ┌──────────────────────────────────────┐    │
    │  │  LSI 桥 Pad                    LSI Pad │   │
    │  │       ╲                    ╱         │    │
    │  │        高密度硅互连布线 (亚微米级)       │    │
    └──┤                                        ├────┘
       └────────────────────────────────────────┘
                     LSI 桥 (嵌入有机层中)
══════════════════════════════════════════════════════
         有机中介层 + RDL (电源、地、低密度信号)

LSI 桥内部机制：

LSI 硅桥内含多层铜互连（制程节点一般属于成熟或半成熟节点，不需要最先进逻辑制程，但需要高密度互连能力）
提供的线宽/间距量级远优于有机 RDL（LSI 可达亚微米级，RDL 通常在数微米级）
LSI 硅桥为无源互连桥，仅提供高密度布线，不包含有源重驱动电路。信号再生由芯片 PHY 完成。
高速信号路径直接从芯片微凸块进入 LSI 桥的 pad，在桥内完成跨 die 路由，有机 RDL 不介入该通路，确保低延迟、高带宽的信号完整性。

热-力耦合考虑

热膨胀系数 (CTE) 差异示意：

硅 die:        CTE ≈ 2.6 ppm/°C
LSI 硅桥:      CTE ≈ 2.6 ppm/°C    ← 与硅 die 匹配
有机中介层:     CTE ≈ 12-17 ppm/°C  ← 显著差异！

→ 回流焊温度 (~250°C) 降至室温时的应力
→ 工作温度循环 (可能 25°C → 100°C+) 下的可靠性

LSI 桥的嵌入引入了硅-有机界面，CTE 失配在桥接边界处产生应力集中
TSMC 需要通过底部填充（Underfill）材料选择、中介层结构设计（如应力缓冲层）来管理

扇出型嵌入工艺

LSI 桥嵌入有机中介层的工艺流程（推测性描述，基于扇出型封装通用流程）：

晶圆级 RDL 制造： 在载体晶圆上构建第一层 RDL
LSI dielet 嵌入： 将 LSI 硅桥精确贴装到 RDL 晶圆的指定位置
模塑封装（Molding）： 用环氧模塑料（EMC）包封 LSI dielet
多层 RDL 构建： 在模塑后的表面继续构建多层 RDL，与 LSI 焊盘连通
去载体 + μ-bump 制造： 翻转、去除载体，在顶面制造微凸块
芯片贴装： 将计算 die、HBM 等贴装到中介层上
底部填充 + 基板贴装： CUF/NCUF + 与有机基板键合

技术演进史

时间节点	事件	意义
~2012	TSMC 推出初代 CoWoS（后追溯为 CoWoS-S）	业界首个量产级 2.5D 硅中介层封装，用于 FPGA（Xilinx Virtex-7）
~2016	CoWoS-S 用于 NVIDIA P100（首款 HBM GPU）	硅中介层 + HBM 架构成为 AI/HPC 标杆
~2020	TSMC 发布 CoWoS-R（纯 RDL 中介层）	面向中低端应用的经济型 2.5D 方案
~2021-2022	TSMC 宣布 CoWoS-L 技术（LSI 桥接）	应对超大面积封装需求，弥合 CoWoS-S 与 CoWoS-R 之间的 gap
~2023-2024	CoWoS-L 进入量产爬坡（据行业报道）	服务下一代超大规模 AI 芯片（多 die 集成 + 大容量 HBM）
~2024-2025	TSMC 持续扩充 CoWoS 总产能（含 CoWoS-L）	行业估算 TSMC CoWoS 月产能目标从数千片级别向更高量级扩展 [行业估算，TSMC 未官方公布精确数字]

关键驱动： 每一代旗舰 AI 加速器的 die 面积和 HBM 容量都在增长，硅中介层面积随之增长。当面积超过可拼接光罩极限后，CoWoS-L 成为必然的技术路径选择。

技术路线对比

2.5D/先进封装方案全景对比

维度	CoWoS-S	CoWoS-L	CoWoS-R	Intel EMIB	Samsung I-Cube
中介层类型	全硅	有机 + LSI 硅桥	纯 RDL（有机）	有机基板 + 嵌入式硅桥	全硅 / 有机
中介层面积上限	~2x Reticle（拼接）	可大幅超越 Reticle 限制	大（受有机基板产线限制）	大	受硅中介层或有机基板限制
die-to-die 带宽密度	★★★★★	★★★★☆~★★★★★（LSI 区域接近 CoWoS-S）	★★★☆☆	★★★★☆	★★★★☆
功耗效率	高	高（LSI 区域）/ 中（RDL 路由）	中	高	高
中介层成本（同等面积）	高	中	低	中	中~高
产能约束	光刻机产能	有机基板线 + LSI 产能	有机基板线	Intel 自有产能	Samsung 产能
量产成熟度（截至 2024）	最成熟	爬坡中	成熟	已量产（部分产品）	量产/爬坡
典型目标应用	HPC/AI 加速器	超大规模 AI 芯片	中端 HPC/网络	HPC/AI（Intel 自有）	HPC/AI

注：带宽密度评星为定性评估，具体数值取决于产品设计、布线层规格等 [行业定性分析]

上下游

上游（CoWoS-L 所需的材料/设备/工艺）

上游供应链
├── 有机中介层材料
│   ├── 有机薄膜基材 (味之素 ABF 类材料等)
│   ├── 铜电镀/溅射材料
│   └── 光刻胶 (RDL 层用，成熟节点)
│
├── LSI 硅桥制造
│   ├── 硅晶圆 (成熟/半成熟节点即可)
│   ├── 光刻设备 (用于 LSI 内部高密度互连)
│   └── 硅刻蚀/沉积设备
│
├── 封装设备
│   ├── 高精度贴片机 (die bonding，用于 LSI 嵌入和芯片贴装)
│   ├── 模塑设备 (compression molding)
│   ├── 回流焊 / 热压键合设备
│   └── 底部填充 (underfill) 设备
│
├── 封装基板
│   └── ABF/有机基板 (住友电工、味之素等供应链)
│
└── 测试
    ├── 中介层测试 (KGD: Known Good Die/Layer)
    └── 封装后测试 (ATE)

下游（采用 CoWoS-L 的产品/应用）

AI 训练加速器： 超大规模多 Chiplet 设计的下一代旗舰 GPU/AI 芯片
AI 推理加速器： 高端推理芯片（大 HBM 容量需求场景）
HPC 超级计算芯片： 需要大面积封装 + 大内存带宽的定制 HPC 处理器
网络/数据中心芯片： 高端交换芯片、DPU 等（面积和互连需求持续增长）

关键指标

指标	说明	参考量级
LSI 桥互连密度	桥内线宽/间距	亚微米级 [TSMC 未公开精确规格]
有机 RDL 互连密度	RDL 层线宽/间距	数微米级（~2-5μm L/S 级别 [行业估算]）
中介层总面积	有机中介层整体尺寸	可达 ~2,500mm² 甚至更大 [行业估算，视产品设计]
die-to-die 带宽	单接口方向带宽	取决于 PHY 设计，可达数百 GB/s~TB/s 量级 [产品相关]
μ-bump pitch	微凸块间距	~40μm 级别 [行业通用量级，TSMC 各代有差异]
封装功耗开销	2.5D 互连的能效	目标 < 1 pJ/bit（LSI 区域），RDL 路由略高 [行业目标]
最大 HBM 集成数量	单封装 HBM 堆栈数	视产品设计，可达 8~12+ 颗 HBM 堆栈 [产品相关]
产能（月产能，2024）	TSMC CoWoS 系列总月产能	数千至数万片 12” 晶圆当量 [行业估算，TSMC 未官方公布细分]

⚠ 以上多数指标为行业估算或通用量级，TSMC 未针对 CoWoS-L 单独公开完整技术规格书。

供需与市场数据

需求侧驱动

驱动因素	影响
AI 训练集群规模扩大	单芯片 HBM 容量从 80GB（H100）持续攀升，需要更大封装面积
模型参数量指数增长	更多计算 die → 更大面积互连需求 → 突破 CoWoS-S 面积上限
HBM 代际升级（HBM3E → HBM4 等）	HBM4 可能采用更大 die 面积 / 更多堆栈，进一步推升封装面积需求
超大规模 Chiplet 集成	趋势从单 die → 2-4 个计算 die → 更多 die 的多 Chiplet 架构

供给侧

产能瓶颈： CoWoS 产能（含 S/L/R）在 2023-2024 年是 AI 芯片出货的核心瓶颈之一
扩产节奏： TSMC 持续大规模资本开支扩产先进封装（CoWoS / InFO 系列）
竞争对手： Samsung、Intel、日月光（ASE）等也在布局类似 2.5D 封装能力，但量产规模和良率差距显著
定价趋势： CoWoS-L 的单位面积封装成本预计低于 CoWoS-S（因硅中介层成本占比下降），但绝对成本仍显著高于传统封装

市场规模参考

TSMC 先进封装业务营收快速增长（具体数字建议参考 TSMC 季度财报中”Including advanced packaging”的披露）
行业分析师估算全球 2.5D/3D 先进封装市场在 2025-2027 年将达到数百亿美元规模 [行业报告估算，口径因机构而异]

代表公司与资本映射

核心玩家

环节	代表公司	角色
封装代工	TSMC（台积电）	CoWoS-L 技术的发明者和主要量产方
封装代工竞争者	Samsung Foundry、Intel Foundry	各自拥有类似 2.5D 封装技术（I-Cube / EMIB），竞争格局
封测（OSAT）	日月光（ASE）、安靠（Amkor）	部分后段工序可能由 OSAT 厂分担；ASE 也有 2.5D 封装能力布局
封装基板	味之素（ABF 材料）、住友电工、揖斐电（Ibiden）、欣兴电子（Unimicron）	有机基板/ABF 薄膜材料供应
HBM	SK 海力士、三星、美光	CoWoS-L 封装的关键组件（HBM 堆栈）供应
设备	KLA、DISCO、BESI、ASM Pacific 等	封装设备供应（贴片、检测、切割等）
EDA	Cadence、Synopsys、Ansys	封装级 EDA 工具（信号完整性、热仿真、布局布线）

资本映射逻辑

TSMC (TSM / 2330.TW)
  └── 先进封装营收占比提升 → 利润率提升逻辑
      └── CoWoS-L 扩产 → 资本开支 (CapEx) 增长

味之素 (2802.T) —— ABF 材料
  └── 先进封装面积增长 → ABF 材料用量增长

SK 海力士 (000660.KS) —— HBM
  └── HBM 出货量增长直接绑定 CoWoS 产能

封测 OSAT: ASE (3711.TW), Amkor (AMKR)
  └── 先进封装业务占比提升

投资逻辑

核心逻辑链

AI 算力需求指数增长
  → 单芯片需集成更多计算 die + 更大 HBM 容量
    → 封装面积需求超越 CoWoS-S 上限
      → CoWoS-L 成为必选技术路径
        → TSMC 先进封装业务量价齐升
          → 上游材料/设备/基板/HBM 产业链受益

多空因素

看多因素：

技术壁垒极高： LSI 桥嵌入 + 大面积有机中介层 + 翘曲控制的工艺 know-how 构成深厚护城河
产能即权力： CoWoS 产能在可预见的未来仍将供不应求，定价权强
单封装价值量提升： CoWoS-L 封装面积更大、集成度更高，单颗封装费用预计高于传统 CoWoS-S
不可替代性： 目前没有成熟的替代方案能在同等性能下以更低成本实现超大面积 2.5D 集成

风险/空头视角：

技术路线不确定性： 未来可能出现全新封装范式（如光互连 chiplet、大面积 3D 堆叠）使 2.5D 方案被部分替代
产能过剩风险： 若 AI 算力需求增速放缓，前期激进扩产可能导致产能利用率下降
竞争加剧： Samsung、Intel 等持续追赶，长期可能分流部分订单
良率爬坡风险： CoWoS-L 作为新工艺，量产初期良率和可靠性需持续验证

常见误读纠偏

误读 1：“CoWoS-L 是 CoWoS-S 的替代品/升级版”

纠偏： CoWoS-L 不是 CoWoS-S 的简单替代或升级，而是针对不同面积和成本需求的平行技术路线。对于面积在单光罩或 ~2x 光罩以内的中等规模封装，CoWoS-S 在 die-to-die 互连密度和一致性上仍可能是最优选择。CoWoS-L 的价值在于面积突破和成本优化，而非全面取代 CoWoS-S。台积电同时维护三条 CoWoS 产品线（S/L/R），针对不同客户需求。

误读 2：“CoWoS-L 的性能不如 CoWoS-S”

纠偏： 需要分区域看。在 LSI 硅桥覆盖的 die-to-die 接口区域，CoWoS-L 的互连密度和带宽可以接近甚至匹敌 CoWoS-S。差异主要体现在：① 纯有机 RDL 路由区域的线宽/间距更大；② 混合介质界面引入额外的信号完整性挑战（但可通过设计优化缓解）。对于 AI 芯片中真正需要超高带宽的关键 die-to-die 链路，LSI 桥确保了这些路径不牺牲性能。整体评估不能一概而论”不如”。

误读 3：“CoWoS-L 就是 Intel EMIB 的台积电版本”

纠偏： 两者在概念上有相似之处（都是在有机基板中嵌入硅桥实现 die-to-die 互连），但实现细节和集成架构有显著差异：

EMIB 的硅桥嵌入在有机基板内部，主要服务于 Intel 自有产品（如 Ponte Vecchio）
CoWoS-L 的 LSI 嵌入在 RDL 中介层（interposer）中，中介层再与有机基板键合——这是两层结构，而 EMIB 更接近单层
TSMC 的封装工艺链（InFO 衍生的扇出型嵌入）与 Intel 不同

结论：概念相近，技术实现不可简单等同。

误读 4：“HBM4 必须用 CoWoS-L”

纠偏： HBM4 的封装方案尚未完全定型（截至已知公开信息）。虽然 HBM4 预期可能采用更大的 die 面积和/或更多堆栈（传闻可能改变接口方式），但这是否一定需要 CoWoS-L 取决于具体产品的封装面积和互连需求设计。不能武断地说 HBM4 一定绑定 CoWoS-L。 但趋势上，HBM 容量和带宽的持续增长确实推动了对更大面积封装技术的需求，CoWoS-L 的适用场景在扩大。

学习路径

入门阶段（Day 1-3）

理解传统封装 vs. 先进封装的基本概念（推荐：Yole Développement 的先进封装概览报告）
了解什么是 2.5D 封装：硅中介层 / RDL 中介层 / interposer 的作用
阅读 TSMC 官网 CoWoS 产品页（了解三条产品线 S/L/R 的定位）

进阶阶段（Week 1-2）

学习 HBM 架构基础（JEDEC HBM 规格概览，关注 HBM3/HBM3E 代际差异）
理解 die-to-die 互连的物理层（UCIe 标准可作为参考框架）
阅读 TSMC 技术论坛（TSMC Technology Symposium）中关于 CoWoS-L 的公开演讲资料
学习芯片封装中的热管理基础（CTE、underfill、TIM 等概念）

专家阶段（Month 1-3）

深入研究扇出型晶圆级封装（FOWLP）工艺流程（与 CoWoS-L 的 LSI 嵌入工艺高度相关）
学习信号完整性基础：S-parameter、阻抗匹配、串扰在封装级的表现
研读 ISSCC/ECTC/IEDM 会议论文中关于 2.5D 封装互连的技术论文
跟踪 TSMC 季度法说会中先进封装相关产能和营收指引

一句话总结

CoWoS-L 是 TSMC 面对 AI 时代超大面积、多 Chiplet 封装需求给出的关键技术答案——用局部硅桥（LSI）保住了关键路径的互连性能，用有机中介层打破了面积和成本的天花板，成为从 CoWoS-S 向更大规模集成演进的”必经之桥”。

延伸阅读与来源

来源类型	推荐内容	说明
厂商官方	TSMC Technology Symposium 年度演讲 / CoWoS 产品页	一手技术路线图
厂商财报	TSMC 季度法说会（Earnings Call Transcript）	先进封装产能/营收趋势定性指引
学术会议	ECTC 论文集（IEEE）	CoWoS-L 及相关 2.5D 封装技术的同行评审论文
行业研究	Yole Développement《Advanced Packaging Market Monitor》	先进封装市场规模和竞争格局
拆解分析	TechInsights / System Plus Consulting 的 AI 芯片封装拆解报告	实际产品中 CoWoS-L 的应用验证
标准组织	UCIe (Universal Chiplet Interconnect Express) 规范	Die-to-Die 互连标准参考

⚠ 免责声明： 本页部分技术规格和市场数据为行业估算或定性分析，已标注。具体产品设计细节因 TSMC 客户保密协议而未完全公开。投资决策请以最新官方披露和独立研究为准。