CoWoS-L（CoWoS with Local Silicon Interconnect）

3 秒看懂

一句話定義： CoWoS-L 是台積電（TSMC）推出的一種先進封裝技術，在有機中介層（Organic Interposer / RDL Interposer）中嵌入區域性矽橋接晶片（Local Silicon Interconnect, LSI），實現多顆 Chiplet 之間的高密度互連，同時突破 CoWoS-S 全矽中介層的光罩（Reticle）面積上限。

核心關鍵詞： 嵌入式矽橋 + 有機中介層 + 超越單光罩面積 + 成本/效能折中

類比理解： 如果 CoWoS-S 是用一整塊精密矽片做”地板”讓所有晶片站在上面通訊，那 CoWoS-L 就是在一塊大而便宜的複合地板裡，只在需要高速通訊的”房間之間”嵌入幾段矽質高速通道——省錢、面積可擴充套件，關鍵路徑效能不妥協。

3 分鐘產業解釋

為什麼 CoWoS-L 存在？

AI 大型模型訓練和推論對算力晶片提出了兩個看似矛盾的需求：

單封裝內整合更多計算核心和 HBM 容量 → 需要更大互連面積
控制封裝成本、提高產能 → 需要比全矽中介層更經濟的方案

CoWoS-S（全矽中介層）是 TSMC 最成熟的高效能封裝方案，但它受制於光罩（Reticle）尺寸上限。單次曝光的最大面積約 26mm × 33mm（~858mm²），雖可通過”光罩拼接（Reticle Stitching）“實現約 2 倍面積的矽中介層，但大面積矽中介層成本高昂、良率挑戰大、產能受限（矽中介層需要佔用先進製程光刻機產能）。

CoWoS-L 的核心思路： 將昂貴的矽只用在真正需要超高密度互連的區域性區域（die-to-die 介面），其餘大面積路由使用成本低得多的有機材料/RDL 層完成。

產業定位

效能密度 ↑
  │
  │   CoWoS-S        CoWoS-L
  │   (全矽中介層)     (區域性矽橋 + 有機中介層)
  │      ●──────────────●
  │                       ╲
  │                        ╲
  │                         ● CoWoS-R
  │                           (純 RDL 中介層)
  │
  └──────────────────────────────────→ 成本效率 ↑

CoWoS-L 位於 CoWoS-S 與 CoWoS-R 之間的”甜點”位置——在互連密度接近 CoWoS-S 的前提下，顯著降低大面積中介層的成本和製造複雜度。

15 分鐘專家深入

技術架構詳解

CoWoS-L 的封裝堆疊結構（從底部到頂部）：

┌──────────────────────────────────────────────────┐
│              散熱蓋 (Heat Lid / TIM)              │
├──────────────────────────────────────────────────┤
│  ┌────────┐  ┌─────┐  ┌────────┐  ┌──────────┐  │
│  │HBM Stack│  │LSI  │  │Compute │  │  I/O Die  │  │ ← 晶片層
│  │(3D堆疊) │  │Bridge│  │  Die   │  │           │  │
│  └────┬───┘  └──┬──┘  └───┬────┘  └─────┬────┘  │
│       │    μ-bump│    μ-bump│        μ-bump│      │
├───────┴────────┴─────────┴───────────────┴──────┤ ← 微凸塊 (Micro-bump)
│           有機中介層 / RDL 中介層                   │
│  ┌─────────────────────────────────────────────┐ │
│  │  RDL 線路層 (多層有機薄膜 + 銅佈線)            │ │
│  │       ┌──────┐        ┌──────┐              │ │ ← 嵌入式 LSI 矽橋
│  │       │ LSI  │        │ LSI  │              │ │    (區域性矽互連)
│  │       │Bridge│        │Bridge│              │ │
│  │       └──────┘        └──────┘              │ │
│  └─────────────────────────────────────────────┘ │
├──────────────────────────────────────────────────┤ ← C4/焊接凸塊
│              有機基板 (Organic Substrate)           │
│            (多層 PCB 類基板, BGA 焊球在底部)         │
├──────────────────────────────────────────────────┤
│              BGA 焊球 → PCB 主機板                    │
└──────────────────────────────────────────────────┘

關鍵元件解析

1. 區域性矽互連（LSI, Local Silicon Interconnect）

本質： 小面積矽晶片（dielet），通過 TSMC 先進製程製造，內含多層高密度互連線路
功能： 在需要最高頻寬/最低延遲的 die-to-die 介面處，提供亞微米級線寬/間距的路由
面積遠小於全矽中介層： LSI 橋僅覆蓋 die-to-die 的介面區域，而非整個封裝面積
嵌入方式： LSI 橋通過晶片嵌入（die embedding）工藝放入有機中介層中，與 RDL 層實現電氣連線

2. 有機中介層 / RDL 中介層

材料： 有機薄膜基材 + 多層銅 RDL（再佈線層）
優勢：
- 面積可輕鬆超越光罩限制（台積電已展示超大尺寸有機中介層能力）
- 不佔用先進製程光刻機產能（RDL 用的是成熟光刻技術，通常 ≥ 2μm 線寬/間距級別）
- 成本遠低於大面積矽中介層
侷限： 線寬/間距遠大於矽，無法直接支撐最高密度 die-to-die 互連 → 這正是 LSI 橋存在的原因

3. 微凸塊（Micro-bump）連線

晶片與中介層之間的連線仍使用微凸塊（pitch 約 40μm 級別，具體數值視代際而定 [台積電未統一公開各代精確 pitch]）
LSI 橋與上下層的連線同樣通過微凸塊實現

4. 與 HBM 的連線

HBM 堆疊通過微凸塊連線至有機中介層 + LSI 橋
LSI 橋可提供 HBM 介面所需的高密度 PHY 路由
HBM 通道位寬和速率取決於計算 die 側的 HBM PHY 設計，封裝側需匹配對應訊號完整性要求

CoWoS-L 相較 CoWoS-S 的核心差異

維度	CoWoS-S	CoWoS-L
中介層材料	全矽（Silicon Interposer）	有機材料 + 嵌入式矽橋（LSI）
中介層面積上限	受限於光罩（~858mm²/次曝光；拼接可達約 2 倍，工藝複雜）	理論上可遠超光罩限制，受有機基板製造能力約束
die-to-die 互連密度	極高（矽光刻級別線寬/間距）	介面處極高（通過 LSI），遠端路由較低（通過 RDL）
中介層成本	高（大面積矽需佔用光刻產能）	較低（僅 LSI 橋消耗矽光刻資源）
產能彈性	受矽中介層產能瓶頸約束	更容易擴產（有機中介層產能更靈活）
適用場景	中小面積高效能封裝	大面積、多 Chiplet、需要超越矽中介層尺寸限制的封裝

關鍵技術挑戰

LSI 橋與有機中介層的對準精度： 將矽 dielet 嵌入有機基板並確保多層 RDL 與 LSI 焊盤精確對準，對封裝裝置和工藝控制要求極高
熱管理： 多顆大功耗計算 die + HBM 堆疊共存於同一封裝，熱耦合效應顯著
訊號完整性： 混合介質（矽 + 有機材料）的阻抗匹配、串擾控制比全矽中介層更復雜
翹曲（Warpage）控制： 大面積有機中介層的熱膨脹係數（CTE）與矽 die 差異大，迴流焊和工作溫度下的翹曲控制是工程難題

技術原理（最深）

Die-to-Die 互連機制

CoWoS-L 中 die-to-die 的高頻寬資料訊號走線路徑（有機 RDL 僅承擔電源、地及低密度訊號路由，不參與高速互連）：

  Die A                                    Die B
┌──────────┐                            ┌──────────┐
│  Compute  │                            │  Compute  │
│  Logic    │                            │  Logic    │
│  PHY ←───┤                            ├───→ PHY   │
└───┬───┬───┘                            └───┬───┬───┘
    │   │ μ-bump (直接鍵合至 LSI pad)        │   │ μ-bump
    │   └────────────┐       ┌─────────────────┘   │
    │                │       │                     │
    │   ┌────────────┘       └───────────┐         │
    │   ▼                                ▼         │
    │  ┌──────────────────────────────────────┐    │
    │  │  LSI 橋 Pad                    LSI Pad │   │
    │  │       ╲                    ╱         │    │
    │  │        高密度矽互連佈線 (亞微米級)       │    │
    └──┤                                        ├────┘
       └────────────────────────────────────────┘
                     LSI 橋 (嵌入有機層中)
══════════════════════════════════════════════════════
         有機中介層 + RDL (電源、地、低密度訊號)

LSI 橋內部機制：

LSI 矽橋內含多層銅互連（製程節點一般屬於成熟或半成熟節點，不需要最先進邏輯製程，但需要高密度互連能力）
提供的線寬/間距量級遠優於有機 RDL（LSI 可達亞微米級，RDL 通常在數微米級）
LSI 矽橋為無源互連橋，僅提供高密度佈線，不包含有源重驅動電路。訊號再生由晶片 PHY 完成。
高速訊號路徑直接從晶片微凸塊進入 LSI 橋的 pad，在橋內完成跨 die 路由，有機 RDL 不介入該通路，確保低延遲、高頻寬的訊號完整性。

熱-力耦合考慮

熱膨脹係數 (CTE) 差異示意：

矽 die:        CTE ≈ 2.6 ppm/°C
LSI 矽橋:      CTE ≈ 2.6 ppm/°C    ← 與矽 die 匹配
有機中介層:     CTE ≈ 12-17 ppm/°C  ← 顯著差異！

→ 迴流焊溫度 (~250°C) 降至室溫時的應力
→ 工作溫度迴圈 (可能 25°C → 100°C+) 下的可靠性

LSI 橋的嵌入引入了矽-有機介面，CTE 失配在橋接邊界處產生應力集中
TSMC 需要通過底部填充（Underfill）材料選擇、中介層結構設計（如應力緩衝層）來管理

扇出型嵌入工藝

LSI 橋嵌入有機中介層的工藝流程（推測性描述，基於扇出型封裝通用流程）：

晶圓級 RDL 製造： 在載體晶圓上建置第一層 RDL
LSI dielet 嵌入： 將 LSI 矽橋精確貼裝到 RDL 晶圓的指定位置
模塑封裝（Molding）： 用環氧模塑膠（EMC）包封 LSI dielet
多層 RDL 建置： 在模塑後的表面繼續建置多層 RDL，與 LSI 焊盤連通
去載體 + μ-bump 製造： 翻轉、去除載體，在頂面製造微凸塊
晶片貼裝： 將計算 die、HBM 等貼裝到中介層上
底部填充 + 基板貼裝： CUF/NCUF + 與有機基板鍵合

技術演進史

時間節點	事件	意義
~2012	TSMC 推出初代 CoWoS（後追溯為 CoWoS-S）	業界首個量產級 2.5D 矽中介層封裝，用於 FPGA（Xilinx Virtex-7）
~2016	CoWoS-S 用於 NVIDIA P100（首款 HBM GPU）	矽中介層 + HBM 架構成為 AI/HPC 標杆
~2020	TSMC 釋出 CoWoS-R（純 RDL 中介層）	面向中低端應用的經濟型 2.5D 方案
~2021-2022	TSMC 宣佈 CoWoS-L 技術（LSI 橋接）	應對超大面積封裝需求，彌合 CoWoS-S 與 CoWoS-R 之間的 gap
~2023-2024	CoWoS-L 進入量產爬坡（據行業報道）	服務下一代超大規模 AI 晶片（多 die 整合 + 大容量 HBM）
~2024-2025	TSMC 持續擴充 CoWoS 總產能（含 CoWoS-L）	行業估算 TSMC CoWoS 月產能目標從數千片級別向更高量級擴充套件 [行業估算，TSMC 未官方公佈精確數字]

關鍵驅動： 每一代旗艦 AI 加速器的 die 面積和 HBM 容量都在增長，矽中介層面積隨之增長。當面積超過可拼接光罩極限後，CoWoS-L 成為必然的技術路徑選擇。

技術路線對比

2.5D/先進封裝方案全景對比

維度	CoWoS-S	CoWoS-L	CoWoS-R	Intel EMIB	Samsung I-Cube
中介層型別	全矽	有機 + LSI 矽橋	純 RDL（有機）	有機基板 + 嵌入式矽橋	全矽 / 有機
中介層面積上限	~2x Reticle（拼接）	可大幅超越 Reticle 限制	大（受有機基板產線限制）	大	受矽中介層或有機基板限制
die-to-die 頻寬密度	★★★★★	★★★★☆~★★★★★（LSI 區域接近 CoWoS-S）	★★★☆☆	★★★★☆	★★★★☆
功耗效率	高	高（LSI 區域）/ 中（RDL 路由）	中	高	高
中介層成本（同等面積）	高	中	低	中	中~高
產能約束	光刻機產能	有機基板線 + LSI 產能	有機基板線	Intel 自有產能	Samsung 產能
量產成熟度（截至 2024）	最成熟	爬坡中	成熟	已量產（部分產品）	量產/爬坡
典型目標應用	HPC/AI 加速器	超大規模 AI 晶片	中端 HPC/網路	HPC/AI（Intel 自有）	HPC/AI

注：頻寬密度評星為定性評估，具體數值取決於產品設計、佈線層規格等 [行業定性分析]

上下游

上游（CoWoS-L 所需的材料/裝置/工藝）

上游供應鏈
├── 有機中介層材料
│   ├── 有機薄膜基材 (味之素 ABF 類材料等)
│   ├── 銅電鍍/濺射材料
│   └── 光刻膠 (RDL 層用，成熟節點)
│
├── LSI 矽橋製造
│   ├── 矽晶圓 (成熟/半成熟節點即可)
│   ├── 光刻裝置 (用於 LSI 內部高密度互連)
│   └── 矽刻蝕/沉積裝置
│
├── 封裝裝置
│   ├── 高精度貼片機 (die bonding，用於 LSI 嵌入和晶片貼裝)
│   ├── 模塑裝置 (compression molding)
│   ├── 迴流焊 / 熱壓鍵合裝置
│   └── 底部填充 (underfill) 裝置
│
├── 封裝基板
│   └── ABF/有機基板 (住友電工、味之素等供應鏈)
│
└── 測試
    ├── 中介層測試 (KGD: Known Good Die/Layer)
    └── 封裝後測試 (ATE)

下游（採用 CoWoS-L 的產品/應用）

AI 訓練加速器： 超大規模多 Chiplet 設計的下一代旗艦 GPU/AI 晶片
AI 推論加速器： 高階推論晶片（大 HBM 容量需求場景）
HPC 超級計算晶片： 需要大面積封裝 + 大記憶體頻寬的定製 HPC 處理器
網路/資料中心晶片： 高階交換晶片、DPU 等（面積和互連需求持續增長）

關鍵指標

指標	說明	參考量級
LSI 橋互連密度	橋內線寬/間距	亞微米級 [TSMC 未公開精確規格]
有機 RDL 互連密度	RDL 層線寬/間距	數微米級（~2-5μm L/S 級別 [行業估算]）
中介層總面積	有機中介層整體尺寸	可達 ~2,500mm² 甚至更大 [行業估算，視產品設計]
die-to-die 頻寬	單介面方向頻寬	取決於 PHY 設計，可達數百 GB/s~TB/s 量級 [產品相關]
μ-bump pitch	微凸塊間距	~40μm 級別 [行業通用量級，TSMC 各代有差異]
封裝功耗開銷	2.5D 互連的能效	目標 < 1 pJ/bit（LSI 區域），RDL 路由略高 [行業目標]
最大 HBM 整合數量	單封裝 HBM 堆疊數	視產品設計，可達 8~12+ 顆 HBM 堆疊 [產品相關]
產能（月產能，2024）	TSMC CoWoS 系列總月產能	數千至數萬片 12” 晶圓當量 [行業估算，TSMC 未官方公佈細分]

⚠ 以上多數指標為行業估算或通用量級，TSMC 未針對 CoWoS-L 單獨公開完整技術規格書。

供需與市場資料

需求側驅動

驅動因素	影響
AI 訓練叢集規模擴大	單晶片 HBM 容量從 80GB（H100）持續攀升，需要更大封裝面積
模型引數量指數增長	更多計算 die → 更大面積互連需求 → 突破 CoWoS-S 面積上限
HBM 代際升級（HBM3E → HBM4 等）	HBM4 可能採用更大 die 面積 / 更多堆疊，進一步推升封裝面積需求
超大規模 Chiplet 整合	趨勢從單 die → 2-4 個計算 die → 更多 die 的多 Chiplet 架構

供給側

產能瓶頸： CoWoS 產能（含 S/L/R）在 2023-2024 年是 AI 晶片出貨的核心瓶頸之一
擴產節奏： TSMC 持續大規模資本支出擴產先進封裝（CoWoS / InFO 系列）
競爭對手： Samsung、Intel、日月光（ASE）等也在版面配置類似 2.5D 封裝能力，但量產規模和良率差距顯著
定價趨勢： CoWoS-L 的單位面積封裝成本預計低於 CoWoS-S（因矽中介層成本佔比下降），但絕對成本仍顯著高於傳統封裝

市場規模參考

TSMC 先進封裝業務營收快速增長（具體數字建議參考 TSMC 季度財報中”Including advanced packaging”的揭露）
行業分析師估算全球 2.5D/3D 先進封裝市場在 2025-2027 年將達到數百億美元規模 [行業報告估算，口徑因機構而異]

代表公司與資本對映

核心玩家

環節	代表公司	角色
封裝代工	TSMC（台積電）	CoWoS-L 技術的發明者和主要量產方
封裝代工競爭者	Samsung Foundry、Intel Foundry	各自擁有類似 2.5D 封裝技術（I-Cube / EMIB），競爭格局
封測（OSAT）	日月光（ASE）、安靠（Amkor）	部分後段工序可能由 OSAT 廠分擔；ASE 也有 2.5D 封裝能力版面配置
封裝基板	味之素（ABF 材料）、住友電工、揖斐電（Ibiden）、欣興電子（Unimicron）	有機基板/ABF 薄膜材料供應
HBM	SK 海力士、三星、美光	CoWoS-L 封裝的關鍵元件（HBM 堆疊）供應
裝置	KLA、DISCO、BESI、ASM Pacific 等	封裝裝置供應（貼片、檢測、切割等）
EDA	Cadence、Synopsys、Ansys	封裝級 EDA 工具（訊號完整性、熱模擬、版面配置佈線）

資本對映邏輯

TSMC (TSM / 2330.TW)
  └── 先進封裝營收佔比提升 → 獲利率提升邏輯
      └── CoWoS-L 擴產 → 資本支出 (CapEx) 增長

味之素 (2802.T) —— ABF 材料
  └── 先進封裝面積增長 → ABF 材料用量增長

SK 海力士 (000660.KS) —— HBM
  └── HBM 出貨量增長直接繫結 CoWoS 產能

封測 OSAT: ASE (3711.TW), Amkor (AMKR)
  └── 先進封裝業務佔比提升

投資邏輯

核心邏輯鏈

AI 算力需求指數增長
  → 單晶片需整合更多計算 die + 更大 HBM 容量
    → 封裝面積需求超越 CoWoS-S 上限
      → CoWoS-L 成為必選技術路徑
        → TSMC 先進封裝業務量價齊升
          → 上游材料/裝置/基板/HBM 產業鏈受益

多空因素

看多因素：

技術壁壘極高： LSI 橋嵌入 + 大面積有機中介層 + 翹曲控制的工藝 know-how 構成深厚護城河
產能即權力： CoWoS 產能在可預見的未來仍將供不應求，定價權強
單封裝價值量提升： CoWoS-L 封裝面積更大、整合度更高，單顆封裝費用預計高於傳統 CoWoS-S
不可替代性： 目前沒有成熟的替代方案能在同等效能下以更低成本實現超大面積 2.5D 整合

風險/空頭視角：

技術路線不確定性： 未來可能出現全新封裝範式（如光互連 chiplet、大面積 3D 堆疊）使 2.5D 方案被部分替代
產能過剩風險： 若 AI 算力需求增速放緩，前期激進擴產可能導致產能利用率下降
競爭加劇： Samsung、Intel 等持續追趕，長期可能分流部分訂單
良率爬坡風險： CoWoS-L 作為新工藝，量產初期良率和可靠性需持續驗證

常見誤讀糾偏

誤讀 1：“CoWoS-L 是 CoWoS-S 的替代品/升級版”

糾偏： CoWoS-L 不是 CoWoS-S 的簡單替代或升級，而是針對不同面積和成本需求的平行技術路線。對於面積在單光罩或 ~2x 光罩以內的中等規模封裝，CoWoS-S 在 die-to-die 互連密度和一致性上仍可能是最優選擇。CoWoS-L 的價值在於面積突破和成本最佳化，而非全面取代 CoWoS-S。台積電同時維護三條 CoWoS 產品線（S/L/R），針對不同客戶需求。

誤讀 2：“CoWoS-L 的效能不如 CoWoS-S”

糾偏： 需要分割槽域看。在 LSI 矽橋覆蓋的 die-to-die 介面區域，CoWoS-L 的互連密度和頻寬可以接近甚至匹敵 CoWoS-S。差異主要體現在：① 純有機 RDL 路由區域的線寬/間距更大；② 混合介質介面引入額外的訊號完整性挑戰（但可通過設計最佳化緩解）。對於 AI 晶片中真正需要超高頻寬的關鍵 die-to-die 鏈路，LSI 橋確保了這些路徑不犧牲效能。整體評估不能一概而論”不如”。

誤讀 3：“CoWoS-L 就是 Intel EMIB 的台積電版本”

糾偏： 兩者在概念上有相似之處（都是在有機基板中嵌入矽橋實現 die-to-die 互連），但實現細節和整合架構有顯著差異：

EMIB 的矽橋嵌入在有機基板內部，主要服務於 Intel 自有產品（如 Ponte Vecchio）
CoWoS-L 的 LSI 嵌入在 RDL 中介層（interposer）中，中介層再與有機基板鍵合——這是兩層結構，而 EMIB 更接近單層
TSMC 的封裝工藝鏈（InFO 衍生的扇出型嵌入）與 Intel 不同

結論：概念相近，技術實現不可簡單等同。

誤讀 4：“HBM4 必須用 CoWoS-L”

糾偏： HBM4 的封裝方案尚未完全定型（截至已知公開資訊）。雖然 HBM4 預期可能採用更大的 die 面積和/或更多堆疊（傳聞可能改變介面方式），但這是否一定需要 CoWoS-L 取決於具體產品的封裝面積和互連需求設計。不能武斷地說 HBM4 一定繫結 CoWoS-L。 但趨勢上，HBM 容量和頻寬的持續增長確實推動了對更大面積封裝技術的需求，CoWoS-L 的適用場景在擴大。

學習路徑

入門階段（Day 1-3）

理解傳統封裝 vs. 先進封裝的基本概念（推薦：Yole Développement 的先進封裝概覽報告）
瞭解什麼是 2.5D 封裝：矽中介層 / RDL 中介層 / interposer 的作用
閱讀 TSMC 官網 CoWoS 產品頁（瞭解三條產品線 S/L/R 的定位）

進階階段（Week 1-2）

學習 HBM 架構基礎（JEDEC HBM 規格概覽，關注 HBM3/HBM3E 代際差異）
理解 die-to-die 互連的物理層（UCIe 標準可作為參考架構）
閱讀 TSMC 技術論壇（TSMC Technology Symposium）中關於 CoWoS-L 的公開演講資料
學習晶片封裝中的熱管理基礎（CTE、underfill、TIM 等概念）

專家階段（Month 1-3）

深入研究扇出型晶圓級封裝（FOWLP）工藝流程（與 CoWoS-L 的 LSI 嵌入工藝高度相關）
學習訊號完整性基礎：S-parameter、阻抗匹配、串擾在封裝級的表現
研讀 ISSCC/ECTC/IEDM 會議論文中關於 2.5D 封裝互連的技術論文
追蹤 TSMC 季度法說會中先進封裝相關產能和營收展望

一句話總結

CoWoS-L 是 TSMC 面對 AI 時代超大面積、多 Chiplet 封裝需求給出的關鍵技術答案——用區域性矽橋（LSI）保住了關鍵路徑的互連效能，用有機中介層打破了面積和成本的天花板，成為從 CoWoS-S 向更大規模整合演進的”必經之橋”。

延伸閱讀與來源

來源型別	推薦內容	說明
廠商官方	TSMC Technology Symposium 年度演講 / CoWoS 產品頁	一手技術路線圖
廠商財報	TSMC 季度法說會（Earnings Call Transcript）	先進封裝產能/營收趨勢定性展望
學術會議	ECTC 論文集（IEEE）	CoWoS-L 及相關 2.5D 封裝技術的同行評審論文
行業研究	Yole Développement《Advanced Packaging Market Monitor》	先進封裝市場規模和競爭格局
拆解分析	TechInsights / System Plus Consulting 的 AI 晶片封裝拆解報告	實際產品中 CoWoS-L 的應用驗證
標準組織	UCIe (Universal Chiplet Interconnect Express) 規範	Die-to-Die 互連標準參考

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