CoWoS-S

3 秒看懂

CoWoS-S (CoWoS with Silicon Interposer) 是台积电推出的2.5D先进封装技术,截至目前仍是AI GPU与HBM高带宽内存集成的事实标准。其核心特征在于采用一整片硅中介层(Silicon Interposer) 作为连接平台,将GPU、HBM等芯片通过硅通孔(TSV)和微凸块密集互连,再整体坐封于有机基板上。它目前技术成熟度最高,支撑了NVIDIA H100等旗舰AI芯片的量产。

3 分钟产业解释

CoWoS-S 解决了AI计算的核心物理瓶颈:“存储墙”与“互联墙”。单颗AI芯片的计算密度极高,但传统封装下芯片与内存间的数据传输带宽严重受限,且物理距离造成高延迟和高功耗。CoWoS-S通过在硅中介层上部署极细密的金属走线(线宽/间距可达亚微米级),将GPU计算芯片与多个HBM堆栈以近乎“片上互联”的密度和速度连接起来,实现了超高带宽与低功耗数据交换。

产业角色与关键动态:

• 旗舰标配: 长期以来,它是英伟达旗舰AI GPU (如A100, H100) 和AMD MI系列加速卡的主要封装方案。
• 技术瓶颈显现: 随着AI芯片向更大尺寸、双Die、甚至多Die,以及集成更多HBM(8颗以上)演进,所需硅中介层面积已逼近单次曝光的光罩极限(约26×33 mm,约858 mm²),并进一步触及多光罩拼接后的工艺极限(约2500 mm²)。超大硅中介层的良率和制造成本急剧恶化,并容易因热膨胀系数失配而产生翘曲。
• 代际迁移: 这驱动了行业从CoWoS-S向CoWoS-L(Local Silicon Interconnect + RDL Interposer)的必然转移。CoWoS-L通过只在HBM与GPU之间的高密度互连区域保留昂贵的硅桥,其余大面积区域使用有机RDL布线,来平衡性能、成本与可扩展性。目前Blackwell B200/B100等下一代旗舰产品已转向CoWoS-L。

15 分钟专家深入

定位与架构剖析 CoWoS-S是台积电2.5D先进封装技术族中的“正统”路线。其核心架构分为三步:

1. CoW (Chip-on-Wafer): 将逻辑芯片(如GPU)、HBM内存堆栈等高带宽需求芯片,通过微凸块 (μBump) 高精度地倒装贴合在一片预先制备好TSV通孔和金属布线的硅晶圆(即硅中介层, Silicon Interposer)之上。
2. 加工成型: 对贴合好的中介层晶圆进行底部填充、塑封,并在其中介层内部通过TSV从背面引出以连接基板。
3. oS (on-Substrate): 将整个载有芯片的硅中介层模块,像一个大号芯片一样,通过C4凸块进一步倒装贴合到封装的有机基板上。

性能与物理极限

• 互联密度: 硅中介层支持亚微米级线宽,远超任何有机基板,使其能在GPU-HBM间实现数千条并行数据总线,是获得HBM海量位宽的关键。
• 光罩缝合(Stitching): 为突破单光罩面积限制,早期可通过多张光罩拼接制造更大中介层,但这会引入拼接区域的对准与良率挑战,使设计与制造成本陡增。
• 明确极限: 在向B200规模的封装(超过3-4倍光罩面积)演进时,即使用拼接技术,一整片的超大硅中介层在经济上已不可行。其单片晶圆价值量约为1万美元[SemiAnalysis估算],且随着面积增大,单片晶圆可切出的中介层数量锐减,单die分摊成本急剧上升。

与CoWoS-L、R的竞合 CoWoS-S并非被完全淘汰。它在其能效、信号完整性方面仍是最优解。只要芯片规模未超越其单中介层极限(如一些网络交换芯片、或规模较小的ASIC),它仍是首选。但对于追逐更大规模集成的AI训练旗舰芯片,它已让位于CoWoS-L。

技术原理

核心机制:用硅中介层“微缩”系统主板 CoWoS-S的技术本质,是把原本应该铺在多层PCB上的高速并行总线,微型化并集成到一块硅片上。这带来了物理尺寸、功耗和带宽密度的跨数量级提升。

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|  CoWoS-S 横截面结构示意                                           |
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|  [ 逻辑芯片 (GPU/ASIC) ]   [ HBM堆栈 ]  [ HBM堆栈 ]   <-- 顶层芯片 |
|    |微凸块          |微凸块       |微凸块       |微凸块              |
+----+---------------+---------------+-----------------+--------------+
|                   硅中介层 (Silicon Interposer)      |              |
|                   (细密金属走线 + TSV垂直互连)       |              |
+-----------------------------------------------------+--------------+
|                    C4凸块阵列                       |              |
+-----------------------------------------------------+--------------+
|                       有机封装基板 (Organic Substrate)              |
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|                        BGA锡球 到 PCB                            |
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图: CoWoS-S 结构剖面示意

关键参数与工艺

• 硅通孔 (TSV): 垂直贯穿硅中介层的高密度导电通道。它在中介层上层连接微凸块与水平布线,在中介层下层连接至C4凸块,实现垂直信号与供电传输。
• 前道制程(Front-end / FEOL)工艺: 中介层本身的平坦度、通孔刻蚀、金属填充等,均借用了半导体前道晶圆制造的设备和经验,而非传统封装工艺。这就是其精度高但成本也高的根源。
• 信号链路: GPU核心逻辑 → 片上物理层 → 微凸块 → 硅中介层水平金属线(RDL) → HBM底部缓冲芯片的微凸块(横向直连,不经过TSV) → HBM内部TSV → DRAM堆叠层。此路径中,高速数据仅在硅中介层上横向传输,TSV与C4凸块主要用于将中介层的供电和低速信号引至有机基板,而非高速数据的纵向转接。整个链路以最短、最密集、最匹配的硅介质路径提供了绝大部分并行互连。

技术演进史

• 2011-2015年 (验证期): 台积电首次发布CoWoS技术。早期主要与赛灵思(Xilinx)合作,用于将大型FPGA芯片分割为多个小芯片再封装,展示其异构集成的潜力。彼时市场对AI爆发的认知尚浅。
• 2016-2020年 (AI加速期): 随着AI训练需求兴起,NVIDIA开始规模化采用CoWoS-S。P100、V100、A100等标志性GPU均依赖该技术,将GPU与HBM2/HBM2e集成,封装尺寸与中介层面积稳步增长,驱动台积电持续迭代其CoW工艺良率和产能。
• 2021-2024年 (巅峰与转型期): H100的发布将CoWoS-S需求推至顶峰,一度成为全球AI供应链的最紧瓶颈。台积电倾力扩张CoWoS产能。与此同时,为突破物理极限而研发的CoWoS-L技术逐渐成熟。
• 2025年至今 (代际更迭): NVIDIA旗舰B200 Blackwell系列正式由CoWoS-L接棒。CoWoS-S的任务转向继续服务成熟产品、部分ASIC和网络设备芯片,以及作为CoWoS-L中局部硅桥(LSI)的工艺基础而存在。

技术路线对比(量化表)

数据来源: 综合[合明科技]、[爱建证券研报]、[SemiAnalysis]等公开资料。

上下游

• 上游 (设备与材料):
  • 核心设备: 晶圆级前道工艺设备是CoWoS-S产能扩张的核心。包括用于TSV刻蚀的深硅刻蚀机 (DRIE)，用于金属填充的电镀设备，实现芯片-晶圆高精度贴合的高精度倒装焊/热压键合机。
  • 关键材料: 硅晶圆本身、临时键合/解键合胶与载板、用于垂直互连的铜、阻挡层/种子层材料、底部填充胶等。
• 下游 (应用): 极度集中于高性能计算(HPC)与人工智能(AI) 领域。客户主要为英伟达、AMD、英特尔(部分产品)等CPU/GPU巨头,以及博通、Marvell等面向云服务商(CSP)定制ASIC的设计公司。此外,高端FPGA和网络交换机芯片也是重要应用领域。

关键指标

衡量CoWoS-S价值与性能的核心参数:

• 最大中介层面积 (Interposer Area): 物理集成规模的硬上限,目前极限约2500 mm²。
• 互联密度 (Wiring Density): 硅中介层每毫米/每层可布线的线数(L/S, 线宽/间距)。亚微米级是超越有机基板的关键。
• 晶圆产出率 (Dies per Wafer): 经济性指标。例如,12英寸晶圆在考虑良率后,H100(CoWoS-S)单片约可产出28颗封装芯片[SemiAnalysis估算]。该数字随芯片面积增大而快速下降。
• 封装总功耗与带宽能效 (PJ/bit): 计算GPU与HBM之间传输每比特数据消耗的能量。硅中介层极短的物理距离和受控阻抗使其远优于板级互联。
• 良率 (Yield): 包含硅中介层本身良率、CoW贴合良率与最终成品良率的乘积。这是决定其成本竞争力的生命线。

供需与市场数据

供需格局: CoWoS-S的产能曾长期是AI芯片出货的绝对瓶颈。台积电在2023-2024年间,以“急行军”方式激进扩张其先进封装产能(主要在台湾的竹南、台中、龙潭和苗栗等厂区)。

• 供给端: 台积电是一家独大的供应方,其他OSAT(委外封测代工厂)如日月光、安靠,及三星电子等,也在发展各自的2.5D/硅中介层技术,但在规模和技术成熟度上与台积电CoWoS-S有代差。国内长电科技、通富微电等也在积极研发对标技术。
• 需求端: 需求一度“黑洞式”饥渴。随着英伟达主力芯片从H100迁移至采用CoWoS-L的B200/GB200,对CoWoS-S的崭新旗舰需求被其更新的技术替代。然而,对于仍在产的上代旗舰、各类大型定制ASIC、网络芯片,CoWoS-S仍是刚需,产能从尖端需求中释放后会向其他领域溢出。其总产能仍在扩大,但需求结构已发生本质迁移。

注: 具体产能数字(月产能xx千片)为高度商业机密,未经台积电官方财务披露确认,市场机构估算各异,本文不引用具体数字。

代表公司与资本映射

• 台积电 (TSMC): 绝对的主宰者和技术定义者。CoWoS-S的迭代和产能扩张直接关系到其先进制程+先进封装“双轮驱动”战略的执行,是其近两年营收增长的重要驱动力之一。
• 英伟达 (NVIDIA): 最主要的客户和需求定义者,其H100的出货节奏深度捆绑CoWoS-S产能。
• 设备与材料商:
  • 设备: 东京电子(TEL,涂胶/显影, 蚀刻), 应用材料(AMAT, 沉积, CMP), Lam Research(蚀刻), DISCO(晶圆切割/减薄), Besi/ASM Pacific(贴片)等。
  • 材料: 信越化学、SUMCO(硅晶圆), 味之素(Ajinomoto, ABF基板材料, 用于os步骤), 其他特种胶水等。他们的业绩弹性部分来自于CoWoS/先进封装的资本开支周期。
• 大陆相关映射(需谨慎看待): 市场高度关注大陆OSAT龙头公司在先进封装上的布局。长电科技、通富微电等是CoWoS国产替代概念的主要承载者,但当前在技术节点、量产规模和生态完整性上与台积电存在巨大差距,更多处于对标开发的早期阶段。

产业传导逻辑

1. 技术迭代创造的“价值量提升”: 虽然CoWoS-S的尖端份额被CoWoS-L侵蚀,但向更高复杂度演进的逻辑是一致的。根据SemiAnalysis数据,CoWoS-L的中介层价值量比CoWoS-S提升近50%[SemiAnalysis估算]。这意味着,对上游设备和材料而言,单颗AI芯片的封装价值量在持续增长,是量价齐升的逻辑。
2. 产能“此消彼长”的结构性机会: CoWoS-S产能的扩张,即使不为最尖端的GPU服务,也将为更广泛的高性能计算、自动驾驶、网络交换等应用的“异构封装”渗透率提升提供基础,驱动相关芯片设计公司获得以前无法获取的封装能力。
3. 设备确定性最强: 无论封装方案是-S, -L还是未来的-R,更精密的刻蚀、沉积、贴装、键合设备都是不变的需求。资本开支扩张期,前道半导体设备及部分封装设备龙头的确定性最强。
4. “第二货源”逻辑的风险: 国内OSAT复制台积电生态的产业假设,依赖HBM与GPU国产化带来的本土封装需求。该路径技术突破难度极大,现阶段更适合作为供应链成熟度观察项,不宜简化为确定性结论。

常见误读纠偏

1. “CoWoS就是3D封装”: 此为最广泛误读。CoWoS本质是2.5D封装。硅中介层内虽有垂直TSV,但其作用是实现芯片在同一平面内的高密度互联,再将信号垂直引出到基板。真正的3D封装指的是像HBM的DRAM堆叠那样,逻辑单元与存储单元在垂直方向上进行直接堆叠和通信(如AMD 3D V-Cache)。两者有本质区别。
2. “CoWoS-S将被CoWoS-L全面立刻取代”: CoWoS-S不会被迅速淘汰。它是技术成熟度最高的平台,对于封装尺寸在其物理极限内、追求极致信号完整性的应用,它仍是更优的、经过充分验证的选择。整个生态从设计工具、IP到制造,对其有深度适配。它的产能会逐步从最前沿的旗舰AI芯片上释放,转而服务次一级和更广泛的高性能芯片,与CoWoS-L形成高低搭配,长期共存。
3. “只要有先进制程,性能就一定好”: 摩尔定律放缓后,制程红利减少。很多性能提升来自架构和封装。CoWoS-S通过将原本在电路板上的缓慢长互连,缩短为硅片上的极短微互连,从而在同一代制程节点内解锁了巨大的系统级性能提升,尤其体现在内存带宽上。它是延续系统性能增长的关键路径。

学习路径

1. 入门 (理解概念): 先区分“封装”的几个层次:单芯片封装 \rightarrow MCM多芯片模组 \rightarrow 2.5D封装(硅中介层) \rightarrow 3D封装(芯片堆叠)。搞清楚CoWoS-S在这张图里的位置。
2. 进阶 (理解驱动力): 阅读“存储墙”理论,理解为何HBM对GPU如此关键,以及为何PCB走线无法满足HBM的密度和功耗要求。这是CoWoS-S存在的根本技术动机。
3. 专业 (理解设计约束): 研究硅中介层的物理设计、电源分布网络(PDN)的挑战、以及芯片-封装-系统协同设计(CPSS)的概念。
4. 产业跟踪 (追踪变化): 持续关注台积电技术研讨会(TSMC Technology Symposium)上关于封装技术的更新、SemiAnalysis等机构的深度分析,以及NVIDIA/AMD主要AI芯片的封装规格变化,这是最好的实时教材。

一句话总结

CoWoS-S是AI大模型时代物理基座的奠基者,它以硅片为“混凝土”浇筑出芯片间的高速数据立交桥。尽管基建的极限催生了新一代架构,但它定义的技术路线和培育的制造生态,是未来所有系统算力竞赛的真正起点。

延伸阅读与来源

• 技术起源与详细解析: 台积电先进封装技术主页及历年技术研讨会资料。检索”TSMC CoWoS”.
• 行业深度分析: SemiAnalysis, Ian Cutress (AnandTech前主编) 关于先进封装的深度文章。
• 行业研报参考: 爱建证券《先进封装设备行业点评:CoWoS升级下,先进封装市场空间持续扩容》。慧博投研资讯、中信、华泰等券商关于先进封装的系列研究。
• 产业链信息: 合明科技行业分析(技术总结扎实)、各设备及材料供应商(AMAT, Lam, Besi等)的年报与投资者汇报文件。
• 免责声明: 本文中具体的价值量、产出率等商业数据均引用自SemiAnalysis、券商研报等第三方估算,并非台积电或任何芯片厂商公布的确切数字,仅供产业研究参考,不构成任何投资建议、交易建议或估值承诺。