CoWoS-S

3 秒看懂

CoWoS-S (CoWoS with Silicon Interposer) 是台積電推出的2.5D先進封裝技術,截至目前仍是AI GPU與HBM高頻寬記憶體整合的事實標準。其核心特徵在於採用一整片矽中介層(Silicon Interposer) 作為連線平台,將GPU、HBM等晶片通過矽通孔(TSV)和微凸塊密集互連,再整體坐封於有機基板上。它目前技術成熟度最高,支撐了NVIDIA H100等旗艦AI晶片的量產。

3 分鐘產業解釋

CoWoS-S 解決了AI計算的核心物理瓶頸:“儲存牆”與“互聯牆”。單顆AI晶片的計算密度極高,但傳統封裝下晶片與記憶體間的資料傳輸頻寬嚴重受限,且物理距離造成高延遲和高功耗。CoWoS-S通過在矽中介層上部署極細密的金屬走線(線寬/間距可達亞微米級),將GPU計算晶片與多個HBM堆疊以近乎“片上互聯”的密度和速度連線起來,實現了超高頻寬與低功耗資料交換。

產業角色與關鍵動態:

• 旗艦標配: 長期以來,它是輝達旗艦AI GPU (如A100, H100) 和AMD MI系列加速卡的主要封裝方案。
• 技術瓶頸顯現: 隨著AI晶片向更大尺寸、雙Die、甚至多Die,以及整合更多HBM(8顆以上)演進,所需矽中介層面積已逼近單次曝光的光罩極限(約26×33 mm,約858 mm²),並進一步觸及多光罩拼接後的工藝極限(約2500 mm²)。超大矽中介層的良率和製造成本急劇惡化,並容易因熱膨脹係數失配而產生翹曲。
• 代際遷移: 這驅動了行業從CoWoS-S向CoWoS-L(Local Silicon Interconnect + RDL Interposer)的必然轉移。CoWoS-L通過只在HBM與GPU之間的高密度互連區域保留昂貴的矽橋,其餘大面積區域使用有機RDL佈線,來平衡效能、成本與可擴充套件性。目前Blackwell B200/B100等下一代旗艦產品已轉向CoWoS-L。

15 分鐘專家深入

定位與架構剖析 CoWoS-S是台積電2.5D先進封裝技術族中的“正統”路線。其核心架構分為三步:

1. CoW (Chip-on-Wafer): 將邏輯晶片(如GPU)、HBM記憶體堆疊等高頻寬需求晶片,通過微凸塊 (μBump) 高精度地倒裝貼合在一片預先製備好TSV通孔和金屬佈線的矽晶圓(即矽中介層, Silicon Interposer)之上。
2. 加工成型: 對貼合好的中介層晶圓進行底部填充、塑封,並在其中介層內部通過TSV從背面引出以連線基板。
3. oS (on-Substrate): 將整個載有晶片的矽中介層模組,像一個大號晶片一樣,通過C4凸塊進一步倒裝貼合到封裝的有機基板上。

效能與物理極限

• 互聯密度: 矽中介層支援亞微米級線寬,遠超任何有機基板,使其能在GPU-HBM間實現數千條並行資料匯流排,是獲得HBM海量位寬的關鍵。
• 光罩縫合(Stitching): 為突破單光罩面積限制,早期可通過多張光罩拼接製造更大中介層,但這會引入拼接區域的對準與良率挑戰,使設計與製造成本陡增。
• 明確極限: 在向B200規模的封裝(超過3-4倍光罩面積)演進時,即使用拼接技術,一整片的超大矽中介層在經濟上已不可行。其單片晶圓價值量約為1萬美元[SemiAnalysis估算],且隨著面積增大,單片晶圓可切出的中介層數量銳減,單die分攤成本急劇上升。

與CoWoS-L、R的競合 CoWoS-S並非被完全淘汰。它在其能效、訊號完整性方面仍是最優解。只要晶片規模未超越其單中介層極限(如一些網路交換晶片、或規模較小的ASIC),它仍是首選。但對於追逐更大規模整合的AI訓練旗艦晶片,它已讓位於CoWoS-L。

技術原理

核心機制:用矽中介層“微縮”系統主機板 CoWoS-S的技術本質,是把原本應該鋪在多層PCB上的高速並行匯流排,微型化並整合到一塊矽片上。這帶來了物理尺寸、功耗和頻寬密度的跨數量級提升。

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|  CoWoS-S 橫截面結構示意                                           |
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|  [ 邏輯晶片 (GPU/ASIC) ]   [ HBM堆疊 ]  [ HBM堆疊 ]   <-- 頂層晶片 |
|    |微凸塊          |微凸塊       |微凸塊       |微凸塊              |
+----+---------------+---------------+-----------------+--------------+
|                   矽中介層 (Silicon Interposer)      |              |
|                   (細密金屬走線 + TSV垂直互連)       |              |
+-----------------------------------------------------+--------------+
|                    C4凸塊陣列                       |              |
+-----------------------------------------------------+--------------+
|                       有機封裝基板 (Organic Substrate)              |
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|                        BGA錫球 到 PCB                            |
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圖: CoWoS-S 結構剖面示意

關鍵引數與工藝

• 矽通孔 (TSV): 垂直貫穿矽中介層的高密度導電通道。它在中介層上層連線微凸塊與水平佈線,在中介層下層連線至C4凸塊,實現垂直訊號與供電傳輸。
• 前道製程(Front-end / FEOL)工藝: 中介層本身的平坦度、通孔刻蝕、金屬填充等,均借用了半導體前道晶圓製造的裝置和經驗,而非傳統封裝工藝。這就是其精度高但成本也高的根源。
• 訊號鏈路: GPU核心邏輯 → 片上物理層 → 微凸塊 → 矽中介層水平金屬線(RDL) → HBM底部緩衝晶片的微凸塊(橫向直連,不經過TSV) → HBM內部TSV → DRAM堆疊層。此路徑中,高速資料僅在矽中介層上橫向傳輸,TSV與C4凸塊主要用於將中介層的供電和低速訊號引至有機基板,而非高速資料的縱向轉接。整個鏈路以最短、最密集、最匹配的矽介質路徑提供了絕大部分並行互連。

技術演進史

• 2011-2015年 (驗證期): 台積電首次釋出CoWoS技術。早期主要與賽靈思(Xilinx)合作,用於將大型FPGA晶片分割為多個小晶片再封裝,展示其異構整合的潛力。彼時市場對AI爆發的認知尚淺。
• 2016-2020年 (AI加速期): 隨著AI訓練需求興起,NVIDIA開始規模化採用CoWoS-S。P100、V100、A100等標誌性GPU均依賴該技術,將GPU與HBM2/HBM2e整合,封裝尺寸與中介層面積穩步增長,驅動台積電持續迭代其CoW工藝良率和產能。
• 2021-2024年 (巔峰與轉型期): H100的釋出將CoWoS-S需求推至頂峰,一度成為全球AI供應鏈的最緊瓶頸。台積電傾力擴張CoWoS產能。與此同時,為突破物理極限而研發的CoWoS-L技術逐漸成熟。
• 2025年至今 (代際更迭): NVIDIA旗艦B200 Blackwell系列正式由CoWoS-L接棒。CoWoS-S的任務轉向繼續服務成熟產品、部分ASIC和網路裝置晶片,以及作為CoWoS-L中區域性矽橋(LSI)的工藝基礎而存在。

技術路線對比(量化表)

特性	CoWoS-S (純矽中介層)	CoWoS-R (有機RDL中介層)	CoWoS-L (矽橋+RDL中介層)
中介層材質	整片純矽晶圓	有機高分子+重新佈線層(RDL)	區域性矽橋(LSI) + 大面積有機RDL
關鍵互連	矽通孔(TSV) + 亞微米級矽上走線	有機/無機RDL層	矽橋內TSV + 有機RDL
面積限制	~2500 mm² (光罩限制)	無明確限制(可達3.3倍光罩以上)	可大幅超越2500 mm²
HBM支援數量	8顆	未明確,低於CoWoS-L	可擴充套件至12顆
成本(相對)	最高	最低	中等
技術成熟度	最高 (大規模量產多年)	技術儲備階段,尚未大規模量產	最新,正在成為主流
典型應用場景	旗艦AI GPU (H100)、高階FPGA	成本敏感型AI ASIC、中端伺服器、網通	下一代旗艦AI GPU (B200)、超大規模Chiplet
主要侷限	大面積矽中介層成本、良率與翹曲瓶頸	互聯密度與電氣效能不及矽中介層	設計與工藝複雜度更高

資料來源: 綜合[合明科技]、[愛建證券研究報告]、[SemiAnalysis]等公開資料。

上下游

• 上游 (裝置與材料):
  • 核心裝置: 晶圓級前道工藝裝置是CoWoS-S產能擴張的核心。包括用於TSV刻蝕的深矽刻蝕機 (DRIE)，用於金屬填充的電鍍裝置，實現晶片-晶圓高精度貼合的高精度倒裝焊/熱壓鍵合機。
  • 關鍵材料: 矽晶圓本身、臨時鍵合/解鍵合膠與載板、用於垂直互連的銅、阻擋層/種子層材料、底部填充膠等。
• 下游 (應用): 極度集中於高效能運算(HPC)與人工智慧(AI) 領域。客戶主要為輝達、AMD、英特爾(部分產品)等CPU/GPU巨頭,以及博通、Marvell等面向雲端服務商(CSP)定製ASIC的設計公司。此外,高階FPGA和網路交換器晶片也是重要應用領域。

關鍵指標

衡量CoWoS-S價值與效能的核心引數:

• 最大中介層面積 (Interposer Area): 物理整合規模的硬上限,目前極限約2500 mm²。
• 互聯密度 (Wiring Density): 矽中介層每毫米/每層可佈線的線數(L/S, 線寬/間距)。亞微米級是超越有機基板的關鍵。
• 晶圓產出率 (Dies per Wafer): 經濟性指標。例如,12英寸晶圓在考慮良率後,H100(CoWoS-S)單片約可產出28顆封裝晶片[SemiAnalysis估算]。該數字隨晶片面積增大而快速下降。
• 封裝總功耗與頻寬能效 (PJ/bit): 計算GPU與HBM之間傳輸每位元資料消耗的能量。矽中介層極短的物理距離和受控阻抗使其遠優於板級互聯。
• 良率 (Yield): 包含矽中介層本身良率、CoW貼合良率與最終成品良率的乘積。這是決定其成本競爭力的生命線。

供需與市場資料

供需格局: CoWoS-S的產能曾長期是AI晶片出貨的絕對瓶頸。台積電在2023-2024年間,以“急行軍”方式激進擴張其先進封裝產能(主要在臺灣的竹南、臺中、龍潭和苗栗等廠區)。

• 供給端: 台積電是一家獨大的供應方,其他OSAT(委外封測代工廠)如日月光、安靠,及三星電子等,也在發展各自的2.5D/矽中介層技術,但在規模和技術成熟度上與台積電CoWoS-S有代差。國內長電科技、通富微電等也在積極研發對標技術。
• 需求端: 需求一度“黑洞式”飢渴。隨著輝達主力晶片從H100遷移至採用CoWoS-L的B200/GB200,對CoWoS-S的嶄新旗艦需求被其更新的技術替代。然而,對於仍在產的上代旗艦、各類大型定製ASIC、網路晶片,CoWoS-S仍是剛需,產能從尖端需求中釋放後會向其他領域溢位。其總產能仍在擴大,但需求結構已發生本質遷移。

注: 具體產能數字(月產能xx千片)為高度商業機密,未經台積電官方財務揭露確認,市場機構估算各異,本文不引用具體數字。

代表公司與資本對映

• 台積電 (TSMC): 絕對的主宰者和技術定義者。CoWoS-S的迭代和產能擴張直接關係到其先進製程+先進封裝“雙輪驅動”戰略的執行,是其近兩年營收增長的重要驅動力之一。
• 輝達 (NVIDIA): 最主要的客戶和需求定義者,其H100的出貨節奏深度捆綁CoWoS-S產能。
• 裝置與材料商:
  • 裝置: 東京電子(TEL,塗膠/顯影, 蝕刻), 應用材料(AMAT, 沉積, CMP), Lam Research(蝕刻), DISCO(晶圓切割/減薄), Besi/ASM Pacific(貼片)等。
  • 材料: 信越化學、SUMCO(矽晶圓), 味之素(Ajinomoto, ABF基板材料, 用於os步驟), 其他特種膠水等。他們的業績彈性部分來自於CoWoS/先進封裝的資本支出週期。
• 大陸相關對映(需謹慎看待): 市場高度關注大陸OSAT龍頭公司在先進封裝上的版面配置。長電科技、通富微電等是CoWoS國產替代概念的主要承載者,但當前在技術節點、量產規模和生態完整性上與台積電存在巨大差距,更多處於對標開發的早期階段。

產業傳導邏輯

1. 技術迭代創造的“價值量提升”: 雖然CoWoS-S的尖端份額被CoWoS-L侵蝕,但向更高複雜度演進的邏輯是一致的。根據SemiAnalysis資料,CoWoS-L的中介層價值量比CoWoS-S提升近50%[SemiAnalysis估算]。這意味著,對上游裝置和材料而言,單顆AI晶片的封裝價值量在持續增長,是量價齊升的邏輯。
2. 產能“此消彼長”的結構性機會: CoWoS-S產能的擴張,即使不為最尖端的GPU服務,也將為更廣泛的高效能運算、自動駕駛、網路交換等應用的“異構封裝”滲透率提升提供基礎,驅動相關晶片設計公司獲得以前無法獲取的封裝能力。
3. 裝置確定性最強: 無論封裝方案是-S, -L還是未來的-R,更精密的刻蝕、沉積、貼裝、鍵合裝置都是不變的需求。資本支出擴張期,前道半導體裝置及部分封裝裝置龍頭的確定性最強。
4. “第二貨源”邏輯的風險: 國內OSAT複製台積電生態的產業假設,依賴HBM與GPU國產化帶來的本土封裝需求。該路徑技術突破難度極大,現階段更適合作為供應鏈成熟度觀察項,不宜簡化為確定性結論。

常見誤讀糾偏

1. “CoWoS就是3D封裝”: 此為最廣泛誤讀。CoWoS本質是2.5D封裝。矽中介層內雖有垂直TSV,但其作用是實現晶片在同一平面內的高密度互聯,再將訊號垂直引出到基板。真正的3D封裝指的是像HBM的DRAM堆疊那樣,邏輯單元與儲存單元在垂直方向上進行直接堆疊和通訊(如AMD 3D V-Cache)。兩者有本質區別。
2. “CoWoS-S將被CoWoS-L全面立刻取代”: CoWoS-S不會被迅速淘汰。它是技術成熟度最高的平台,對於封裝尺寸在其物理極限內、追求極致訊號完整性的應用,它仍是更優的、經過充分驗證的選擇。整個生態從設計工具、IP到製造,對其有深度適配。它的產能會逐步從最前沿的旗艦AI晶片上釋放,轉而服務次一級和更廣泛的高效能晶片,與CoWoS-L形成高低搭配,長期共存。
3. “只要有先進製程,效能就一定好”: 摩爾定律放緩後,製程紅利減少。很多效能提升來自架構和封裝。CoWoS-S通過將原本在電路板上的緩慢長互連,縮短為矽片上的極短微互連,從而在同一代製程節點內解鎖了巨大的系統級效能提升,尤其體現在記憶體頻寬上。它是延續系統性能增長的關鍵路徑。

學習路徑

1. 入門 (理解概念): 先區分“封裝”的幾個層次:單晶片封裝 \rightarrow MCM多晶片模組 \rightarrow 2.5D封裝(矽中介層) \rightarrow 3D封裝(晶片堆疊)。搞清楚CoWoS-S在這張圖裡的位置。
2. 進階 (理解驅動力): 閱讀“儲存牆”理論,理解為何HBM對GPU如此關鍵,以及為何PCB走線無法滿足HBM的密度和功耗要求。這是CoWoS-S存在的根本技術動機。
3. 專業 (理解設計約束): 研究矽中介層的物理設計、電源分佈網路(PDN)的挑戰、以及晶片-封裝-系統協同設計(CPSS)的概念。
4. 產業追蹤 (追蹤變化): 持續關注台積電技術研討會(TSMC Technology Symposium)上關於封裝技術的更新、SemiAnalysis等機構的深度分析,以及NVIDIA/AMD主要AI晶片的封裝規格變化,這是最好的即時教材。

一句話總結

CoWoS-S是AI大型模型時代物理基座的奠基者,它以矽片為“混凝土”澆築出晶片間的高速資料立交橋。儘管基建的極限催生了新一代架構,但它定義的技術路線和培育的製造生態,是未來所有系統算力競賽的真正起點。

延伸閱讀與來源

• 技術起源與詳細解析: 台積電先進封裝技術主頁及歷年技術研討會資料。檢索”TSMC CoWoS”.
• 行業深度分析: SemiAnalysis, Ian Cutress (AnandTech前主編) 關於先進封裝的深度文章。
• 行業研究報告參考: 愛建證券《先進封裝裝置行業點評:CoWoS升級下,先進封裝市場空間持續擴容》。慧博投研資訊、中信、華泰等券商關於先進封裝的系列研究。
• 產業鏈資訊: 合明科技行業分析(技術總結紮實)、各裝置及材料供應商(AMAT, Lam, Besi等)的年報與投資者彙報檔案。
• 免責宣告: 本文中具體的價值量、產出率等商業資料均引用自SemiAnalysis、券商研究報告等第三方估算,並非台積電或任何晶片廠商公佈的確切數字,僅供產業研究參考,不構成任何投資建議、交易建議或估值承諾。