Critical Area

1. 3秒看懂

关键面积（在芯片产业链语境下，通常指“实现指AI算力所需的最小硅片物理面积”）是衡量AI芯片算力密度、制造成本与能效的核心技术指标。它由制程工艺节点、芯片架构设计与封装集成方式共同决定，直接关联晶圆成本、良率与最终产品功耗。在一条AI芯片从设计到量产的过程中，关键面积并不只是一个物理尺寸数；它浓缩了整个产业链对“在给定性能下，用多少硅、花多少钱、耗多少电”的终极权衡。

2. 3分钟产业解释

关键面积贯穿AI芯片的设计－制造－封装－系统应用全链条，其核心逻辑是：面积越小，单颗芯片的硬件成本越低；但如果面积缩小导致散热能力不足、良率骤降或无法容纳足够算力，反而会推高系统总成本。因此，产业里竞争的并非绝对的“最小面积”，而是在满足功耗、性能、可靠性约束下的最经济芯片面积。

• 设计侧：AI芯片设计公司（如NVIDIA、AMD、华为昇腾、寒武纪）通过计算架构创新（稀疏计算、混合精度、存内计算等）和IP复用/模块化设计，尽可能用更少的晶体管、更小的逻辑面积来达到目标算力。EDA工具在此环节完成逻辑综合、布局布线，直接影响最终硅片面积。
• 制造侧：晶圆代工厂（台积电、三星、中芯国际）提供的先进制程（7nm、5nm、3nm等）决定了单位面积内可容纳的晶体管数量；光刻精度、缺陷密度和工艺良率又决定了一片晶圆上能产出多少颗合格芯片。良率对成本的影响随面积增大呈指数级放大，驱动设计公司把大芯片“拆小”。
• 封装侧：先进封装（台积电CoWoS、英特尔EMIB、三星I-Cube等）将多个小芯片（chiplet）高速互连，以系统级面积替代单芯片巨面积，既提升良率又突破光罩尺寸极限，改变了“关键面积”的定义边界。
• 经济账：以一片12英寸晶圆成本约1.5万–2万美元（5nm级别，2023年行业估算）为例，芯片面积缩小10%，单颗芯片成本大约可降低8%–15%（考虑良率非线性），在百万级出货量下直接节省数千万美元，并降低数据中心部署功耗，影响TCO。

因此，关键面积不只是设计工程师关注的物理参数，更是资本市场、算力基础设施投资方评估AI芯片经济性的核心衡量维度之一。

3. 技术原理

3.1 面积的物理构成与晶圆成本模型

一颗AI芯片的硅片面积主要由计算单元（MAC阵列、张量核等）、片上存储（SRAM、寄存器堆）、互联总线、I/O接口以及冗余/测试电路组成。理想化公式：

text(Die Area) \approx \frac{text(晶体管数量)}{text(晶体管密度)}

其中晶体管密度随制程进步大幅提升。例如，台积电N7的密度约96.5 MTr/mm²，N5约171.3 MTr/mm²，N3约215 MTr/mm²（数据来自TechInsights和台积电技术论文，2022–2023年公开数据）。但实际AI芯片中，SRAM和I/O的微缩速度慢于逻辑晶体管，导致“缩放收益”并非均匀落地。

晶圆成本模型是理解关键面积经济性的关键。单颗芯片成本可简化为：

text(Cost per Die) = \frac{text(Wafer Cost)}{text(Dies per Wafer) \times text(Yield)}

• 每片晶圆的裸晶粒数（Dies per Wafer）：扣除晶圆边缘损失后，近似随芯片面积增大而减少，面积膨胀会使产出的裸晶粒数快速下降。
• 良率（Yield）：业界常用泊松模型或负二项式模型，Y = (1 + D_0 \times A / \alpha)^{-\alpha}，D_0是缺陷密度（缺陷/cm²），A是芯片面积（cm²），\alpha是成团因子。成熟制程的D_0约0.05–0.2 缺陷/cm²，先进制程初期可能高达0.3–0.5甚至更高。可见，面积增大时良率下降更快，反过来小型芯片的良率优势显著。

例如，一颗600 mm²的芯片对比两颗300 mm² chiplet，即便总硅面积相同，后者因良率大幅提升，总制造成本可能降低30%–50%——这也是Chiplet经济性的理论基础。

3.2 算力密度与能效的权衡

AI芯片的核心诉求是每焦耳能提供的运算次数（TOPS/W）和每平方毫米硅面积能提供的算力（TOPS/mm²）。更高的算力密度意味着同样性能下面积更小。提升算力密度的主要途径有：

• 数据流优化：减少数据搬运，提高MAC单元的利用率，如Google TPU的脉动阵列、NVIDIA Tensor Core。
• 稀疏计算支持：硬体跳过零值权重/激活，同等晶体管有效算力提升1.5–3倍（NVIDIA A100、H100支持2:4结构化稀疏，标称算力翻倍）。
• 量化与低精度：INT8/FP8/INT4替代FP16/FP32，运算单元面积和功耗大幅降低。H100采用FP8 Transformer Engine，能效比提升显著。
• 存内计算：在存储器阵列内执行乘法累加，省去数据搬移的能耗和面积，等效算力密度可比传统架构提升数倍至数十倍（学术与产业原型）。

然而，算力密度提高常常伴随功率密度飙升：一个指甲大小的芯片面积可能产生200–700 W功耗，需要先进散热方案（液冷、浸没式冷却等）。这构成了对“关键面积”的另一重约束：从系统热管理角度，面积不能无限制缩小。

3.3 缺陷密度、冗余与修复

大型AI训练芯片往往包含片上SRAM阵列和计算单元的冗余设计，以修复制造缺陷提升良率。例如，NVIDIA GPU的片上缓存部分会设计冗余列/行，通过激光熔断或电子熔丝修复。这种冗余会额外占用面积，但能显著降低大面积的量产成本，体现了“折中面积换取良率”的工程设计思路。

3.4 异构集成与系统面积新范式

当单芯片面积逼近光罩极限（约800–858 mm²）且良率极低时，产业转向chiplet和3D堆叠。关键面积从“单硅片面积”演变为“封装基板上的总硅面积及互联开销”。一颗H100 GPU的单芯片die约814 mm²（据半导体分析机构Locuza等技术拆解，2022–2023年公开分析），而苹果M1 Ultra通过UltraFusion桥接两个M1 Max die，实现了近似单芯片的性能，同时规避了大面积良率风险。AMD的MI300系列将9个5nm计算芯粒（每个约几百平方毫米）与多个6nm I/O芯粒封装在一起，系统级算力大幅提高，而单位算力的硅成本更可控。

这种范式下，“关键面积”的评价需要引入面积效率（Area Efficiency）：即单位面积所提供的有效AI算力（FP16/FP8 TOPS/mm²），或者更经济的“每美元算力”（TOPS/$）。而先进封装（硅中介层、RDL、混合键合）的成本也要计入，通常先进封装额外增加30%–100%的芯片成本，但换来良率和扩展性优势。

4. 关键参数

衡量与追踪“关键面积”相关的技术水平，需要以下可量化的关键参数体系。

4.1 晶体管密度

定义：每平方毫米容纳的晶体管数量（MTr/mm²），取决于制程节点和标准单元库。 行业参考（据TechInsights、IBS等，2023年）：

• 台积电N7：~96.5 MTr/mm²
• 台积电N5：~171 MTr/mm²
• 台积电N3：~215 MTr/mm²
• 三星3nm GAE：约150–200 MTr/mm²（初期，公开资料未见确切官方值）
• 中芯国际7nm类似节点：据公开拆解分析，密度接近台积电N7水平（公开报道，如2022年TechInsights报告）。

4.2 裸晶粒面积（Die Size）

定义：单颗芯片的硅片面积，单位mm²。 典型AI芯片面积示例（数据来自多来源拆解/官方数据，2022–2024年）：

• NVIDIA H100（GH100 GPU die）：约814 mm²（4nm工艺，台积电定制）。
• NVIDIA A100（GA100）：约826 mm²（7nm）。
• AMD MI300X（计算die）：约5nm，每个die约~300 mm²左右（9个计算die+多个I/O die，官方未公开精确面积，拆解估计约为300–350 mm²）。
• Google TPU v4：约400 mm²级别（7nm，公开资料未见精确公布，行业估计）。
• 苹果M2 Ultra：由两个M2 Max拼接，单die面积约~530 mm²（5nm，据半导体分析）。
• 华为昇腾910B：据业界拆解分析，die size约~400–500 mm²（SMIC 7nm级，2023–2024年公开报道）。

4.3 算力密度（TOPS/mm²）

定义：单位硅面积提供的理论峰值AI算力，通常以INT8/FP8/FP16的TOPS计算。 例：H100有4 petaFLOPS FP8稀疏算力，除以其芯片面积814 mm²，可得4.9 TOPS/mm²（稀疏），稀疏前为2.45 TOPS/mm² FP8。这直接体现了架构和制程共同决定的面积效率。

4.4 能效比（TOPS/W）

定义：每瓦功耗提供的算力，反映通过工艺和设计减小面积的对功耗的改进。先进工艺减小面积降低开关电容，提升能效。

4.5 晶圆成本和每平方毫米成本

参数：一片300 mm晶圆代工价格。据半导体分析机构SemiAnalysis、IBS数据（2023年）：

• 台积电N5晶圆价格约1.6万–1.7万美元/片（公开估计）。
• N3晶圆价格或超过2万美元/片。
• 每平方毫米成本（考虑良率）在先进节点约0.15–0.3美元/mm²，且随面积增大因良率损失而有效成本更高。

4.6 缺陷密度 D₀

定义：每平方厘米的致命缺陷数，直接决定良率。台积电先进节点在成熟阶段的D₀可低于0.1 /cm²，但初期可能较高（数字属于商业机密，公开资料未见精确最新值，仅能从良率曲线和面积推算）。

4.7 先进封装互连密度

定义：封装中介层中每毫米的连线数量（线/毫米，L/S），直接影响多芯片集成面积开销。台积电CoWoS-S硅中介层可达微米级线宽，InFO-R可达2μm/2μm线宽线距，混合键合可小于1μm间距。这些参数决定芯片到芯片的带宽和额外面积占用。

5. 技术路线

“关键面积”的技术演进路线可以概括为：制程微缩（More Moore） + 架构创新（More than Moore） + 三维集成与异构三大方向并进。

5.1 制程微缩：从FinFET到GAA/CFET

• 当前主流（2023–2025）：台积电N3、N3E FinFET；三星3nm GAA；英特尔Intel 4/3。FinFET缩小面积仍为主力，但面积微缩比例放缓（每代节点仅约1.5–1.7倍密度提升）。
• 2nm及以下：台积电计划2025年量产N2纳米片（Nanosheet）晶体管，宣称相比N3速度提升10%–15%或功耗降低25%–30%，密度提升1.1–1.15倍（基于台积电2023年技术论坛）。三星计划2nm GAA 2025年。英特尔推进18A（2024–2025）。再往后CFET（互补场效应管）可能进一步提升密度，但挑战极大。

5.2 电路设计与EDA优化

• DTCO（设计-技术协同优化）：通过标准单元设计、SRAM单元尺寸微调与工艺配合，同等节点可减小5%–10%面积。
• AI驱动布局布线：Synopsys DSO.ai、Cadence Cerebrus等强化学习EDA工具可以自动探索面积-功耗-时序最优解，在某些模块节省10%–20%面积。

5.3 架构级创新：Chiplet与异构集成

• Chiplet已成为主流方向：NVIDIA Blackwell B200 GPU采用两个掩膜极限级die通过高带宽NVLink连接，实现超大规模AI能力（每个die约~800 mm²，2024年GTC公布）。AMD MI300系列、Intel Gaudi3均采用多die集成。
• UCIe标准：推动Chiplet互连标准化，降低定制化面积开销。
• 3D V-Cache / 3D堆叠：AMD将L3缓存垂直堆叠在计算die之上，大幅提升等效存储密度而不增加平面面积；未来AI芯片可能3D堆叠计算die与HBM，大幅缩减物理面积。

5.4 新兴计算范式

• 存内计算：如Samsung HBM-PIM、SK海力士AiM，通过在HBM内嵌入计算逻辑，减少数据移动，等效大幅提升面积效率。
• 光子计算与模拟AI：利用光干涉、模拟存算阵列，可能在某些线性代数任务上实现单位面积算力提升几个数量级，但尚处早期研发。
• 内存墙突破：HBM3、HBM3E提供更高带宽和容量，缓解“小面积算力核心等待数据”的浪费，提升系统实际算力利用率。

5.5 中国技术路线特殊性

受限于EUV获取，中国厂商在先进制程节点的面积微缩无法按国际路径推进。

• 工艺上：基于DUV多重曝光实现7nm级别逻辑，但成本高、良率较低，且进一步微缩至5nm及以下面临极大技术挑战。
• 策略上：加强系统架构创新、先进封装、存内计算、软硬件协同来“换”等效面积效率。公开报道显示，华为昇腾910B通过达芬奇架构优化，在工艺受限下仍实现较强算力，面积效率表现突出（例如，据部分公开测试，其在某些模型推理上每瓦性能优秀，但无法直接比较）。
• 先进封装自主化：长电科技、通富微电等发展XDFOI、FCBGA等封装技术，结合国内芯片设计，努力减小由制造环节带来的面积劣势。

6. 上游

关键面积的技术源头来自上游的IP、EDA工具、半导体设备与材料。它们决定了“可以设计多小”和“可以制造多小”。

6.1 EDA工具

作用：逻辑综合、布局布线、物理验证决定最终芯片面积利用率。 主要玩家与财务数据：

• Synopsys：FY2023（截止2023年10月）收入约58.4亿美元，GAAP净利约12.3亿美元（公司年报）。其Fusion Compiler和DSO.ai用于AI芯片面积优化。
• Cadence：2023年收入约40.9亿美元，GAAP净利约10.4亿美元（公司年报）。产品Innovus Implementation System，Genus Synthesis等。
• 西门子EDA（原Mentor）：Calibre物理验证，Tessent DFT等，营收未单独披露（西门子工业软件业务2023年约42亿欧元，但包括其他软件，具体EDA份额公开资料未见精确数字）。
• 华大九天：中国本土EDA龙头，2023年营收约6.2亿元人民币（公司财报），在模拟、显示、特定工艺版图方面有积累，但在先进数字后端全流程仍与海外巨头有差距。 能力：EDA工具直接影响芯片面积和性能提升幅度。AI辅助的面积优化可自动节省5%–15%面积。

6.2 IP核

作用：授权标准组件（CPU、GPU、NPU、内存接口、PCIe等）加速设计，其面积效率直接影响芯片整体面积。 代表厂商：

• Arm：2023财年收入约26.8亿美元（软银集团财报，Arm业务部分）。其Cortex/AE系列和Neoverse平台，高性能内核面积效率持续提升。
• Imagination Technologies：提供GPU和AI IP，如IMG DXT系列。2022年被Canyon Bridge收购后，运营数据未公开，公开资料未见确切收入。
• 寒武纪、地平线等中国公司也在对外授权NPU IP，但自用为主，授权收入规模较小。

6.3 半导体设备

光刻机决定了最小特征尺寸，直接影响晶体管密度和芯片面积。

• ASML：2023年净销售额275.6亿欧元，净利润78亿欧元（公司年报）。EUV光刻机（0.33 NA）是5nm及以下节点的必备；2024年开始交付高NA EUV（0.55 NA）用于2nm及更先进。没有ASML的EUV，晶圆代工先进制程无法实现极紫外光刻，将使芯片面积必然偏大，性能功耗不占优。
• 应用材料、Lam Research、东京电子：在刻蚀、沉积、CVD等环节占主导，同样影响特征尺寸和良率，间接决定面积。应用材料2023财年营收265.2亿美元，Lam Research 2023财年营收174.3亿美元（各公司年报）。
• 中国设备厂商：北方华创、中微公司等，在刻蚀和薄膜领域快速进步，但在光刻和检测等高精度设备仍较弱，制约国内先进工艺缩小面积的能力。

6.4 材料

• 硅片：12英寸硅片是先进制程基础。信越化学、SUMCO占全球约60%市场份额（据SEMI，2022年）。沪硅产业、立昂微等国产12英寸硅片产能爬坡，但全球份额尚小。
• 光刻胶：东京应化、JSR、住友化学等占据高端ArF浸没式光刻胶及EUV光刻胶市场。EUV光刻胶能实现更精细的图案，影响面积微缩。国内徐州博康、南大光电等在研发验证阶段，量产份额有限。
• 靶材、CMP抛光液等：日矿金属、霍尼韦尔等；国内有江丰电子、安集科技等，国产化率逐步提升。

7. 下游

AI芯片关键面积的变化直接影响下游应用场景的成本、能效、系统集成形态和可部署性。

7.1 云端AI训练与推理

主需求：单个AI加速卡能承载最大模型参数，同时功耗不超过供电和散热极限。

• NVIDIA H100/B200等大尺寸芯片（~800 mm²）采用chiplet，配合HBM3/HBM3E，能在单节点提供万级算力。其面积大到接近光罩极限，但通过先进封装分摊良率风险。
• Google TPU v5p：谷歌自研，面积与功耗不公开，但旨在达到更优每瓦性能。
• AWS Trainium/Inferentia：同样自研，针对内部工作负载优化面积效率，但保守估计其die面积可能300–500 mm²（公开资料未见精确数据）。 影响：更小的面积效率让云商能在同样数据中心空间和电力预算下部署更多算力，降低每PetaFLOPS的总拥有成本（TCO）。据IDC报告，2023年全球AI服务器市场超过200亿美元，其中GPU占比极高。

7.2 边缘与端侧AI

包括：自动驾驶芯片、手机SoC、IoT设备等。

• 自动驾驶芯片：NVIDIA Orin（约170 mm²，8nm，2022年量产），Thor（下一代计划）。Mobileye EyeQ系列注重小面积、低功耗。关键面积直接影响芯片成本和散热，关乎整车BOM。
• 手机/PC NPU：苹果A17 Pro的神经引擎以实现高TOPS/W为目标，紧密集成在SoC内，面积约数十mm²。高通骁龙8系列NPU类似。
• 工业与物联网：追求极低功耗，面积通常极小，算法压缩是关键。

7.3 数据中心与能耗

AI芯片面积和功耗的乘积决定了数据中心能源消耗。据IEA数据，数据中心用电量2022年约240-340 TWh，AI负载占比快速上升。如果关键面积效率每年提升30%–50%，将显著抑制用电增速，否则将带来巨大电网挑战。因此云厂商对高面积效率芯片的采购意愿强烈。

8. 受益公司

由于关键面积优化是AI芯片产业的核心竞争力，产业链上以下公司直接从中获得收入增长或护城河深化。（注：不构成投资建议，仅陈述产业事实。）

8.1 台积电（TSMC）

受益逻辑：垄断先进制程和先进封装（CoWoS）。

• 2023年台积电营收约690.6亿美元，其中7nm及以下制程贡献约59%（公司年报）。CoWoS封装产能从2023年的~12000片/月（等效12寸晶圆）快速扩产，2024年底目标达30000片/月以上（公司2023Q4法说会提及）。封装价值是纯代工的额外增值，芯片面积缩小需求推动其客户持续采用最先进节点，台积电因而受益。

8.2 NVIDIA

受益逻辑：通过大面积+chiplet整合HBM，实现最高算力，宽护城河。虽然芯片面积大，但系统整合和CUDA生态使其产品价值远超硅成本。

• FY2025Q1（自然年2024 Q1）数据中心营收226亿美元，主要来自H100/GH200等，芯片面积优化带来的性价比提升支撑其高溢价。

8.3 ASML

受益逻辑：随着晶圆厂追求更小面积、更高密度，对EUV及高NA EUV需求坚挺。

• 2023年EUV系统出货量53台，预计2024年…（2023年报）。EUV价格每台约1.8亿–2亿欧元，高NA EUV超过3.5亿欧元，直接受益于面积微缩竞赛。

8.4 Synopsys & Cadence

受益逻辑：AI芯片设计复杂度和面积优化需求驱动EDA工具价值提升。AI辅助的自动面积优化是卖点，合同价值增长。

• 两家公司过去5年营收CAGR均在10%–15%左右，受益于AI芯片设计热潮。

8.5 其他受益方

• HBM制造商（SK海力士、三星、美光）：HBM集成在AI芯片旁边，提升等效带宽，也算是解决内存墙，与芯片面积协同。
• 先进封装设备与材料（如KLA、应用材料、Ibiden等）：Chiplet普及使得封装市场扩容。
• 中国优秀设计公司（如华为海思、寒武纪）：在受限条件下，通过架构优化实现较强面积效率，在国产替代中若技术突破，则直接受益于国内市场。

9. 市场规模

9.1 AI芯片市场

• 据Gartner数据，全球AI半导体的总营收2022年约443亿美元，2023年预计约534亿美元，2024年预计超过600亿美元（口径含GPU、CPU、FPGA、ASIC等用于AI的训练和推理芯片，Gartner，2023年9月）。随着推理需求扩大和边缘AI普及，到2027年预计超过1000亿美元（Gartner）。该市场中，关键面积直接决定成本竞争力。

9.2 先进制程代工市场

• 台积电先进制程（7nm及以下）2023年营收约406亿美元（占其总营收59%），全球先进制程代工几乎被台积电和三星瓜分（三星未单独披露先进制程营收，公开估计其先进制程份额低于台积电）。由于AI芯片需求爆发，先进制程需求增长远超成熟制程。
• 到2025年，据IBS预测，3nm及以下制程贡献的晶圆代工收入将超过300亿美元（2023年报告）。这是“关键面积竞赛”最直接的市场规模体现。

9.3 先进封装市场

• 据Yole Intelligence数据，2023年全球先进封装市场约480亿美元，预计2028年达约786亿美元，CAGR 10%。其中2.5D/3D封装（用于AI芯片的chiplet集成）增长最快，CAGR超过20%。台积电、日月光、英特尔等均在扩充产能。先进封装让“系统面积”代替单芯片面积，成为新的市场增量。

9.4 EDA与IP市场

• 全球EDA市场2023年约140亿美元（据ESD Alliance数据），IP市场约60亿美元（据IBS）。AI驱动设计复杂度和Chiplet互连验证更加依赖高质量EDA，此市场亦从中受益。中国市场EDA与IP自给率低，国产替代空间大。

9.5 关键材料与设备相关细分

• 光刻胶市场2023年约40亿美元（据SEMI），EUV光刻胶虽份额不大但单价高，随EUV层数增加而增长。
• EUV光刻设备市场：ASML EUV销售2023年为167亿欧元（占其设备销售约60%），预计2025年随高NA导入继续增长。

10. 玩家对比

以下从关键面积相关维度对比主要AI芯片设计公司与代工方案（表1为定性比较，后附说明）。

表1：主要AI芯片玩家关键面积策略对比（据公开信息，2023-2024年）

综合分析：NVIDIA的大面积策略依靠Chiplet变体和生态溢价持续领先；AMD以多芯粒实现高总面积但高良率，面积效率不弱；Google/Amazon自用芯片更追求每瓦和每美元性能，面积不一定极致。中国玩家由于工艺禁锢，更加倚重架构和封装补足面积劣势。

11. 风险

11.1 技术物理极限与微缩放缓

• 随着工艺进入2nm以下，晶体管面积微缩比例持续降低，密度提升趋缓，且每晶体管成本下降趋势可能逆转（1nm以下节点晶圆成本增加可能超过面积缩小节省）。这可能使得一味追求更小面积不再经济，挑战现有商业模式。

11.2 良率与成本失控

• 超大芯片（>600 mm²）在先进初期良率可能低至20%–30%，导致实际单芯片成本极高。即使NVIDIA等巨头能消化，众多追赶者可能因良率损失放弃大芯片路线。Chiplet技术虽缓解，但需额外封装和互联开销，也并非万能。

11.3 供应链地缘政治

• EUV光刻机出口管制（针对中国的禁令收紧），可能导致中国在关键面积上长期落后，形成两个技术生态。依赖欧美日韩的供应链也面临中断风险，影响全球AI芯片成本与供应。

11.4 标准与生态碎片化

• Chiplet互联标准（UCIe vs BoW vs AIB vs 厂商私有协议）目前多头发展，生态互不兼容，可能导致重复投资、面积优化难以通用化，增加整体产业成本。

11.5 散热与功率密度挑战

• 即便面积可缩小，单位面积功耗增大导致局部热点，影响芯片可靠性。数据中心供电限制可能成为瓶颈，降低了对极小面积芯片的部署吸引力。

11.6 评估基准缺失

• 各公司公布的性能/能效数据使用不同精度、批大小和框架，难以严格比较“关键面积效率”。投资者和采购方可能被误导，导致资源错配。

12. 误读纠偏

12.1 “面积越小越好”的绝对化

• 典型误读：“关键面积越小，技术越先进，产品越有竞争力”。
• 事实：AI芯片需权衡性能、功耗、成本和良率。盲目压缩面积而损失必要的片上存储和算力，会导致实际吞吐量低于预期，或迫使系统使用更多芯片，总系统面积和成本不降反升。最优面积是目标性能、功耗和总拥有成本下的平衡值。

12.2 制造节点命名并非实际尺寸

• “5nm”“3nm”不代表任何物理栅极长度。这不过是等效节点，厂商的密度提升步幅各自不同。仅对比节点号判断面积微缩已无实际意义。应关注晶体管密度（MTr/mm²）和SRAM单元尺寸等实测指标。

12.3 “等效面积”比“物理面积”更重要

• 通过稀疏计算、存内计算等，仅使用一半物理晶体管实现同样算力，可视为等效面积缩小。因此评价不能只看die size，要结合有效算力。媒体常见的只对比die size大小来判高下是不全面的。

12.4 Chiplet不等于面积无成本增加

• Chiplet通过拼接小芯粒避免了巨面积良率损失，但互联电路、中介层面积和功耗开销仍需计入系统面积。因此“总面积”往往大于单芯片实现同类功能使用的硅面积，但良率优势抵消了这部分增加。真正的对比基准应是总制造成本和封装总成本除以总有效算力。

12.5 中国7nm芯片面积效率并不一定大幅度落后

• 受工艺限制，物理面积可能比先进制程大，但因设计优化和算法协同，每瓦每元性能不一定大差距。部分公开评测显示，昇腾910B在特定场景接近A100水平（2023年公开报道），但不能一概而论。

13. 最新事件

（截至2024年10月，基于可查公开信息）

• 2024年3月 NVIDIA GTC 2024：发布Blackwell B200 GPU，采用两个reticle limit die通过NVLink 5.0粘合，每个die利用台积电4NP工艺。面积大小未全公布，但确认超越单掩模限制。这代表关键面积竞争全面转向Chiplet封装系统。
• 2024年4月 ASML高NA EUV交付：英特尔收到首台高数值孔径EUV光刻机（Twinscan EXE:5000），用于2nm及以下研发，有望进一步微缩晶体管尺寸，未来AI芯片面积可降。台积电和三星预计在2025-2026年采用。
• 2024年5月 台积电技术研讨会：公布A16节点（1.6nm）采用背面供电技术，计划2026年量产，声称密度进一步提升。同时CoWoS封装产能持续扩充，预计2024年底达到每月30000片晶圆以上。
• 2024年8月 美国对华芯片管制更新：进一步限制先进制程和封装设备对中国出口，试图遏制中国AI芯片面积微缩路径。中国方面则加速国产光刻机和材料攻关。
• 2024年9月 华为发布新款AI芯片：据国内媒体报道，昇腾新一代芯片已在测试，继续基于国内制程，采用Chiplet和多芯粒异构集成，面积效率有较大提升（具体数字未公开）。
• 2024年科技拆解报告：TechInsights等对三星Exynos 2400、Google TPU v5等进行了分析，揭示其面积构成，显示SRAM微缩瓶颈限制了面积进一步缩小。

14. 跟踪指标

为了动态观察“关键面积”产业竞争态势，可跟踪如下指标和数据源：

14.1 晶圆代工先进制程收入与产能

• 台积电季度财报：3nm、5nm、7nm制程营收占比及环比变化。
• ASML季度订单和出货台数：EUV和高NA EUV预定量，反映未来2–3年面积微缩能力。
• 中芯国际产能利用率与CAPEX：体现中国先进制程面积微缩进展（但受限于不报告节点细节）。

14.2 芯片拆解公布的面积与晶体管密度

• 关注TechInsights、IHS Markit、Semiconductor Intelligence的拆解报告。重点：die size、晶体管数量、SRAM面积占比等。这些数据可揭示各家实际面积效率。

14.3 先进封装产能与价格

• 台积电CoWoS/InFO：每月产能，以及ASP（结合投资者日幻灯片）。
• 日月光、安靠的先进封装营收：从他们的财报中观察市场增长。
• HBM供应和价格：HBM的带宽、容量决定芯片面积效率的实际利用，SK海力士、三星HBM收入趋势可参考。

14.4 AI芯片性能与功耗评测

• MLPerf基准测试：公开的结果（训练和推理）展示了不同芯片在给定模型下的性能和功耗，间接算得每瓦性能，可推断面积效率趋势。

14.5 专利和论文

• 主要厂商在**存内计算、稀疏计算架构、2.5D/3D集成