Critical Area

1. 3秒看懂

關鍵面積（在晶片產業鏈語境下，通常指“實現指AI算力所需的最小矽片物理面積”）是衡量AI晶片算力密度、製造成本與能效的核心技術指標。它由製程工藝節點、晶片架構設計與封裝整合方式共同決定，直接關聯晶圓成本、良率與最終產品功耗。在一條AI晶片從設計到量產的過程中，關鍵面積並不只是一個物理尺寸數；它濃縮了整個產業鏈對“在給定效能下，用多少矽、花多少錢、耗多少電”的終極權衡。

2. 3分鐘產業解釋

關鍵面積貫穿AI晶片的設計－製造－封裝－系統應用全鏈條，其核心邏輯是：面積越小，單顆晶片的硬體成本越低；但如果面積縮小導致散熱能力不足、良率驟降或無法容納足夠算力，反而會推高系統總成本。因此，產業裡競爭的並非絕對的“最小面積”，而是在滿足功耗、效能、可靠性約束下的最經濟晶片面積。

設計側：AI晶片設計公司（如NVIDIA、AMD、華為昇騰、寒武紀）通過計算架構創新（稀疏計算、混合精度、存內計算等）和IP複用/模組化設計，儘可能用更少的電晶體、更小的邏輯面積來達到目標算力。EDA工具在此環節完成邏輯綜合、版面配置佈線，直接影響最終矽片面積。
製造側：晶圓代工廠（台積電、三星、中芯國際）提供的先進製程（7nm、5nm、3nm等）決定了單位面積內可容納的電晶體數量；光刻精度、缺陷密度和工藝良率又決定了一片晶圓上能產出多少顆合格晶片。良率對成本的影響隨面積增大呈指數級放大，驅動設計公司把大晶片“拆小”。
封裝側：先進封裝（台積電CoWoS、英特爾EMIB、三星I-Cube等）將多個小晶片（chiplet）高速互連，以系統級面積替代單晶片巨面積，既提升良率又突破光罩尺寸極限，改變了“關鍵面積”的定義邊界。
經濟賬：以一片12英寸晶圓成本約1.5萬–2萬美元（5nm級別，2023年行業估算）為例，晶片面積縮小10%，單顆晶片成本大約可降低8%–15%（考慮良率非線性），在百萬級出貨量下直接節省數千萬美元，並降低資料中心部署功耗，影響TCO。

因此，關鍵面積不只是設計工程師關注的物理引數，更是資本市場、算力基礎設施投資方評估AI晶片經濟性的核心衡量維度之一。

3. 技術原理

3.1 面積的物理構成與晶圓成本模型

一顆AI晶片的矽片面積主要由計算單元（MAC陣列、張量核等）、片上儲存（SRAM、暫存器堆）、互聯匯流排、I/O介面以及冗餘/測試電路組成。理想化公式：

text(Die Area) \approx \frac&#123;text(電晶體數量)&#125;&#123;text(電晶體密度)&#125;

其中電晶體密度隨製程進步大幅提升。例如，台積電N7的密度約96.5 MTr/mm²，N5約171.3 MTr/mm²，N3約215 MTr/mm²（資料來自TechInsights和台積電技術論文，2022–2023年公開資料）。但實際AI晶片中，SRAM和I/O的微縮速度慢於邏輯電晶體，導致“縮放收益”並非均勻落地。

晶圓成本模型是理解關鍵面積經濟性的關鍵。單顆晶片成本可簡化為：

text(Cost per Die) = \frac&#123;text(Wafer Cost)&#125;&#123;text(Dies per Wafer) \times text(Yield)&#125;

每片晶圓的裸晶粒數（Dies per Wafer）：扣除晶圓邊緣損失後，近似隨晶片面積增大而減少，面積膨脹會使產出的裸晶粒數快速下降。
良率（Yield）：業界常用泊松模型或負二項式模型，Y = (1 + D_0 \times A / \alpha)^{-\alpha}，D_0是缺陷密度（缺陷/cm²），A是晶片面積（cm²），\alpha是成團因子。成熟製程的D_0約0.05–0.2 缺陷/cm²，先進製程初期可能高達0.3–0.5甚至更高。可見，面積增大時良率下降更快，反過來小型晶片的良率優勢顯著。

例如，一顆600 mm²的晶片對比兩顆300 mm² chiplet，即便總矽面積相同，後者因良率大幅提升，總製造成本可能降低30%–50%——這也是Chiplet經濟性的理論基礎。

3.2 算力密度與能效的權衡

AI晶片的核心訴求是每焦耳能提供的運算次數（TOPS/W）和每平方毫米矽面積能提供的算力（TOPS/mm²）。更高的算力密度意味著同樣效能下面積更小。提升算力密度的主要途徑有：

資料流最佳化：減少資料搬運，提高MAC單元的利用率，如Google TPU的脈動陣列、NVIDIA Tensor Core。
稀疏計算支援：硬體跳過零值權重/啟用，同等電晶體有效算力提升1.5–3倍（NVIDIA A100、H100支援2:4結構化稀疏，標稱算力翻倍）。
量化與低精度：INT8/FP8/INT4替代FP16/FP32，運算單元面積和功耗大幅降低。H100採用FP8 Transformer Engine，能效比提升顯著。
存內計算：在儲存器陣列內執行乘法累加，省去資料搬移的能耗和麵積，等效算力密度可比傳統架構提升數倍至數十倍（學術與產業原型）。

然而，算力密度提高常常伴隨功率密度飆升：一個指甲大小的晶片面積可能產生200–700 W功耗，需要先進散熱方案（液冷、浸沒式冷卻等）。這構成了對“關鍵面積”的另一重約束：從系統熱管理角度，面積不能無限制縮小。

3.3 缺陷密度、冗餘與修復

大型AI訓練晶片往往包含片上SRAM陣列和計算單元的冗餘設計，以修復製造缺陷提升良率。例如，NVIDIA GPU的片上快取部分會設計冗餘列/行，通過雷射熔斷或電子熔絲修復。這種冗餘會額外佔用面積，但能顯著降低大面積的量產成本，體現了“折中面積換取良率”的工程設計思路。

3.4 異構整合與系統面積新範式

當單晶片面積逼近光罩極限（約800–858 mm²）且良率極低時，產業轉向chiplet和3D堆疊。關鍵面積從“單矽片面積”演變為“封裝基板上的總矽面積及互聯開銷”。一顆H100 GPU的單晶片die約814 mm²（據半導體分析機構Locuza等技術拆解，2022–2023年公開分析），而AppleM1 Ultra通過UltraFusion橋接兩個M1 Max die，實現了近似單晶片的效能，同時規避了大面積良率風險。AMD的MI300系列將9個5nm計算芯粒（每個約幾百平方毫米）與多個6nm I/O芯粒封裝在一起，系統級算力大幅提高，而單位算力的矽成本更可控。

這種範式下，“關鍵面積”的評價需要引入面積效率（Area Efficiency）：即單位面積所提供的有效AI算力（FP16/FP8 TOPS/mm²），或者更經濟的“每美元算力”（TOPS/$）。而先進封裝（矽中介層、RDL、混合鍵合）的成本也要計入，通常先進封裝額外增加30%–100%的晶片成本，但換來良率和擴充套件性優勢。

4. 關鍵引數

衡量與追蹤“關鍵面積”相關的技術水平，需要以下可量化的關鍵引數體系。

4.1 電晶體密度

定義：每平方毫米容納的電晶體數量（MTr/mm²），取決於製程節點和標準單元庫。 行業參考（據TechInsights、IBS等，2023年）：

台積電N7：~96.5 MTr/mm²
台積電N5：~171 MTr/mm²
台積電N3：~215 MTr/mm²
三星3nm GAE：約150–200 MTr/mm²（初期，公開資料未見確切官方值）
中芯國際7nm類似節點：據公開拆解分析，密度接近台積電N7水平（公開報道，如2022年TechInsights報告）。

4.2 裸晶粒面積（Die Size）

定義：單顆晶片的矽片面積，單位mm²。 典型AI晶片面積示例（資料來自多來源拆解/官方資料，2022–2024年）：

NVIDIA H100（GH100 GPU die）：約814 mm²（4nm工藝，台積電定製）。
NVIDIA A100（GA100）：約826 mm²（7nm）。
AMD MI300X（計算die）：約5nm，每個die約~300 mm²左右（9個計算die+多個I/O die，官方未公開精確面積，拆解估計約為300–350 mm²）。
Google TPU v4：約400 mm²級別（7nm，公開資料未見精確公佈，行業估計）。
AppleM2 Ultra：由兩個M2 Max拼接，單die面積約~530 mm²（5nm，據半導體分析）。
華為昇騰910B：據業界拆解分析，die size約~400–500 mm²（SMIC 7nm級，2023–2024年公開報道）。

4.3 算力密度（TOPS/mm²）

定義：單位矽面積提供的理論峰值AI算力，通常以INT8/FP8/FP16的TOPS計算。例：H100有4 petaFLOPS FP8稀疏算力，除以其晶片面積814 mm²，可得~~4.9 TOPS/mm²（稀疏），稀疏前為~~2.45 TOPS/mm² FP8。這直接體現了架構和製程共同決定的面積效率。

4.4 能效比（TOPS/W）

定義：每瓦功耗提供的算力，反映通過工藝和設計減小面積的對功耗的改進。先進工藝減小面積降低開關電容，提升能效。

4.5 晶圓成本和每平方毫米成本

引數：一片300 mm晶圓代工價格。據半導體分析機構SemiAnalysis、IBS資料（2023年）：

台積電N5晶圓價格約1.6萬–1.7萬美元/片（公開估計）。
N3晶圓價格或超過2萬美元/片。
每平方毫米成本（考慮良率）在先進節點約0.15–0.3美元/mm²，且隨面積增大因良率損失而有效成本更高。

4.6 缺陷密度 D₀

定義：每平方釐米的致命缺陷數，直接決定良率。台積電先進節點在成熟階段的D₀可低於0.1 /cm²，但初期可能較高（數字屬於商業機密，公開資料未見精確最新值，僅能從良率曲線和麵積推算）。

4.7 先進封裝互連密度

定義：封裝中介層中每毫米的連線數量（線/毫米，L/S），直接影響多晶片整合面積開銷。台積電CoWoS-S矽中介層可達微米級線寬，InFO-R可達2μm/2μm線寬線距，混合鍵合可小於1μm間距。這些引數決定晶片到晶片的頻寬和額外面積佔用。

5. 技術路線

“關鍵面積”的技術演進路線可以概括為：製程微縮（More Moore） + 架構創新（More than Moore） + 三維整合與異構三大方向並進。

5.1 製程微縮：從FinFET到GAA/CFET

當前主流（2023–2025）：台積電N3、N3E FinFET；三星3nm GAA；英特爾Intel 4/3。FinFET縮小面積仍為主力，但面積微縮比例放緩（每代節點僅約1.5–1.7倍密度提升）。
2nm及以下：台積電計劃2025年量產N2奈米片（Nanosheet）電晶體，宣稱相比N3速度提升10%–15%或功耗降低25%–30%，密度提升1.1–1.15倍（基於台積電2023年技術論壇）。三星計劃2nm GAA 2025年。英特爾推進18A（2024–2025）。再往後CFET（互補場效電晶體）可能進一步提升密度，但挑戰極大。

5.2 電路設計與EDA最佳化

DTCO（設計-技術協同最佳化）：通過標準單元設計、SRAM單元尺寸微調與工藝配合，同等節點可減小5%–10%面積。
AI驅動版面配置佈線：Synopsys DSO.ai、Cadence Cerebrus等強化學習EDA工具可以自動探索面積-功耗-時序最優解，在某些模組節省10%–20%面積。

5.3 架構級創新：Chiplet與異構整合

Chiplet已成為主流方向：NVIDIA Blackwell B200 GPU採用兩個掩膜極限級die通過高頻寬NVLink連線，實現超大規模AI能力（每個die約~800 mm²，2024年GTC公佈）。AMD MI300系列、Intel Gaudi3均採用多die整合。
UCIe標準：推動Chiplet互連標準化，降低定製化面積開銷。
3D V-Cache / 3D堆疊：AMD將L3快取垂直堆疊在計算die之上，大幅提升等效儲存密度而不增加平面面積；未來AI晶片可能3D堆疊計算die與HBM，大幅縮減物理面積。

5.4 新興計算範式

存內計算：如Samsung HBM-PIM、SK海力士AiM，通過在HBM內嵌入計算邏輯，減少資料移動，等效大幅提升面積效率。
光子計算與模擬AI：利用光干涉、模擬存算陣列，可能在某些線性代數任務上實現單位面積算力提升幾個數量級，但尚處早期研發。
記憶體牆突破：HBM3、HBM3E提供更高頻寬和容量，緩解“小面積算力核心等待資料”的浪費，提升系統實際算力利用率。

5.5 中國技術路線特殊性

受限於EUV獲取，中國廠商在先進製程節點的面積微縮無法按國際路徑推進。

工藝上：基於DUV多重曝光實現7nm級別邏輯，但成本高、良率較低，且進一步微縮至5nm及以下面臨極大技術挑戰。
策略上：加強系統架構創新、先進封裝、存內計算、軟硬體協同來“換”等效面積效率。公開報道顯示，華為昇騰910B通過達芬奇架構最佳化，在工藝受限下仍實現較強算力，面積效率表現突出（例如，據部分公開測試，其在某些模型推論上每瓦效能優秀，但無法直接比較）。
先進封裝自主化：長電科技、通富微電等發展XDFOI、FCBGA等封裝技術，結合國內晶片設計，努力減小由製造環節帶來的面積劣勢。

6. 上游

關鍵面積的技術源頭來自上游的IP、EDA工具、半導體裝置與材料。它們決定了“可以設計多小”和“可以製造多小”。

6.1 EDA工具

作用：邏輯綜合、版面配置佈線、物理驗證決定最終晶片面積利用率。 主要玩家與財務資料：

Synopsys：FY2023（截止2023年10月）營收約58.4億美元，GAAP淨利約12.3億美元（公司年報）。其Fusion Compiler和DSO.ai用於AI晶片面積最佳化。
Cadence：2023年營收約40.9億美元，GAAP淨利約10.4億美元（公司年報）。產品Innovus Implementation System，Genus Synthesis等。
西門子EDA（原Mentor）：Calibre物理驗證，Tessent DFT等，營收未單獨揭露（西門子工業軟體業務2023年約42億歐元，但包括其他軟體，具體EDA份額公開資料未見精確數字）。
華大九天：中國本土EDA龍頭，2023年營收約6.2億元人民幣（公司財報），在模擬、顯示、特定工藝版圖方面有積累，但在先進數字後端全流程仍與海外巨頭有差距。能力：EDA工具直接影響晶片面積和效能提升幅度。AI輔助的面積最佳化可自動節省5%–15%面積。

6.2 IP核

作用：授權標準組件（CPU、GPU、NPU、記憶體介面、PCIe等）加速設計，其面積效率直接影響晶片整體面積。 代表廠商：

Arm：2023財年營收約26.8億美元（軟銀集團財報，Arm業務部分）。其Cortex/AE系列和Neoverse平台，高效能核心面積效率持續提升。
Imagination Technologies：提供GPU和AI IP，如IMG DXT系列。2022年被Canyon Bridge收購後，運營資料未公開，公開資料未見確切營收。
寒武紀、地平線等中國公司也在對外授權NPU IP，但自用為主，授權營收規模較小。

6.3 半導體裝置

光刻機決定了最小特徵尺寸，直接影響電晶體密度和晶片面積。

ASML：2023年淨銷售額275.6億歐元，淨利78億歐元（公司年報）。EUV光刻機（0.33 NA）是5nm及以下節點的必備；2024年開始交付高NA EUV（0.55 NA）用於2nm及更先進。沒有ASML的EUV，晶圓代工先進製程無法實現極紫外光刻，將使晶片面積必然偏大，效能功耗不佔優。
應用材料、Lam Research、東京電子：在刻蝕、沉積、CVD等環節佔主導，同樣影響特徵尺寸和良率，間接決定面積。應用材料2023財年營收265.2億美元，Lam Research 2023財年營收174.3億美元（各公司年報）。
中國裝置廠商：北方華創、中微公司等，在刻蝕和薄膜領域快速進步，但在光刻和檢測等高精度裝置仍較弱，制約國內先進工藝縮小面積的能力。

6.4 材料

矽片：12英寸矽片是先進製程基礎。信越化學、SUMCO佔全球約60%市場份額（據SEMI，2022年）。滬矽產業、立昂微等國產12英寸矽片產能爬坡，但全球份額尚小。
光刻膠：東京應化、JSR、住友化學等佔據高階ArF浸沒式光刻膠及EUV光刻膠市場。EUV光刻膠能實現更精細的圖案，影響面積微縮。國內徐州博康、南大光電等在研發驗證階段，量產份額有限。
靶材、CMP拋光液等：日礦金屬、霍尼韋爾等；國內有江豐電子、安集科技等，國產化率逐步提升。

7. 下游

AI晶片關鍵面積的變化直接影響下游應用場景的成本、能效、系統整合形態和可部署性。

7.1 雲端端AI訓練與推論

主需求：單個AI加速卡能承載最大型模型引數，同時功耗不超過供電和散熱極限。

NVIDIA H100/B200等大尺寸晶片（~800 mm²）採用chiplet，配合HBM3/HBM3E，能在單節點提供萬級算力。其面積大到接近光罩極限，但通過先進封裝分攤良率風險。
Google TPU v5p：Google自研，面積與功耗不公開，但旨在達到更優每瓦效能。
AWS Trainium/Inferentia：同樣自研，針對內部工作負載最佳化面積效率，但保守估計其die面積可能300–500 mm²（公開資料未見精確資料）。影響：更小的面積效率讓雲端商能在同樣資料中心空間和電力預算下部署更多算力，降低每PetaFLOPS的總擁有成本（TCO）。據IDC報告，2023年全球AI伺服器市場超過200億美元，其中GPU佔比極高。

7.2 邊緣與端側AI

包括：自動駕駛晶片、手機SoC、IoT裝置等。

自動駕駛晶片：NVIDIA Orin（約170 mm²，8nm，2022年量產），Thor（下一代計劃）。Mobileye EyeQ系列注重小面積、低功耗。關鍵面積直接影響晶片成本和散熱，關乎整車BOM。
手機/PC NPU：AppleA17 Pro的神經引擎以實現高TOPS/W為目標，緊密整合在SoC內，面積約數十mm²。高通驍龍8系列NPU類似。
工業與物聯網：追求極低功耗，面積通常極小，演算法壓縮是關鍵。

7.3 資料中心與能耗

AI晶片面積和功耗的乘積決定了資料中心能源消耗。據IEA資料，資料中心用電量2022年約240-340 TWh，AI負載佔比快速上升。如果關鍵面積效率每年提升30%–50%，將顯著抑制用電增速，否則將帶來巨大電網挑戰。因此雲端廠商對高面積效率晶片的採購意願強烈。

8. 受益公司

由於關鍵面積最佳化是AI晶片產業的核心競爭力，產業鏈上以下公司直接從中獲得營收增長或護城河深化。（注：不構成投資建議，僅陳述產業事實。）

8.1 台積電（TSMC）

受益邏輯：壟斷先進製程和先進封裝（CoWoS）。

2023年臺積電營收約690.6億美元，其中7nm及以下製程貢獻約59%（公司年報）。CoWoS封裝產能從2023年的~12000片/月（等效12寸晶圓）快速擴產，2024年底目標達30000片/月以上（公司2023Q4法說會提及）。封裝價值是純代工的額外增值，晶片面積縮小需求推動其客戶持續採用最先進節點，台積電因而受益。

8.2 NVIDIA

受益邏輯：通過大面積+chiplet整合HBM，實現最高算力，寬護城河。雖然晶片面積大，但系統整合和CUDA生態使其產品價值遠超矽成本。

FY2025Q1（自然年2024 Q1）資料中心營收226億美元，主要來自H100/GH200等，晶片面積最佳化帶來的價效比提升支撐其高溢價。

8.3 ASML

受益邏輯：隨著晶圓廠追求更小面積、更高密度，對EUV及高NA EUV需求堅挺。

2023年EUV系統出貨量53臺，預計2024年…（2023年報）。EUV價格每臺約1.8億–2億歐元，高NA EUV超過3.5億歐元，直接受益於面積微縮競賽。

8.4 Synopsys & Cadence

受益邏輯：AI晶片設計複雜度和麵積最佳化需求驅動EDA工具價值提升。AI輔助的自動面積最佳化是賣點，合同價值增長。

兩家公司過去5年營收CAGR均在10%–15%左右，受益於AI晶片設計熱潮。

8.5 其他受益方

HBM製造商（SK海力士、三星、美光）：HBM整合在AI晶片旁邊，提升等效頻寬，也算是解決記憶體牆，與晶片面積協同。
先進封裝裝置與材料（如KLA、應用材料、Ibiden等）：Chiplet普及使得封裝市場擴容。
中國優秀設計公司（如華為海思、寒武紀）：在受限條件下，通過架構最佳化實現較強面積效率，在國產替代中若技術突破，則直接受益於國內市場。

9. 市場規模

9.1 AI晶片市場

據Gartner資料，全球AI半導體的總營收2022年約443億美元，2023年預計約534億美元，2024年預計超過600億美元（口徑含GPU、CPU、FPGA、ASIC等用於AI的訓練和推論晶片，Gartner，2023年9月）。隨著推論需求擴大和邊緣AI普及，到2027年預計超過1000億美元（Gartner）。該市場中，關鍵面積直接決定成本競爭力。

9.2 先進製程代工市場

台積電先進製程（7nm及以下）2023年營收約406億美元（佔其總營收59%），全球先進製程代工幾乎被台積電和三星瓜分（三星未單獨揭露先進製程營收，公開估計其先進製程份額低於台積電）。由於AI晶片需求爆發，先進製程需求增長遠超成熟製程。
到2025年，據IBS預測，3nm及以下製程貢獻的晶圓代工營收將超過300億美元（2023年報告）。這是“關鍵面積競賽”最直接的市場規模體現。

9.3 先進封裝市場

據Yole Intelligence資料，2023年全球先進封裝市場約480億美元，預計2028年達約786億美元，CAGR 10%。其中2.5D/3D封裝（用於AI晶片的chiplet整合）增長最快，CAGR超過20%。台積電、日月光、英特爾等均在擴充產能。先進封裝讓“系統面積”代替單晶片面積，成為新的市場增量。

9.4 EDA與IP市場

全球EDA市場2023年約140億美元（據ESD Alliance資料），IP市場約60億美元（據IBS）。AI驅動設計複雜度和Chiplet互連驗證更加依賴高質量EDA，此市場亦從中受益。中國市場EDA與IP自給率低，國產替代空間大。

9.5 關鍵材料與裝置相關細分

光刻膠市場2023年約40億美元（據SEMI），EUV光刻膠雖份額不大但單價高，隨EUV層數增加而增長。
EUV光刻裝置市場：ASML EUV銷售2023年為167億歐元（佔其裝置銷售約60%），預計2025年隨高NA匯入繼續增長。

10. 玩家對比

以下從關鍵面積相關維度對比主要AI晶片設計公司與代工方案（表1為定性比較，後附說明）。

表1：主要AI晶片玩家關鍵面積策略對比（據公開資訊，2023-2024年）

廠商	典型產品	工藝 / 面積	面積策略	算力密度 (FP16/FP8, TOPS/mm²) 估計範圍	備註
NVIDIA	H100	TSMC 4nm / ~814 mm²	大單die+CoWoS，繼續Chiplet轉向（B200）	~2.5 (非稀疏FP8)	架構複雜，片內大快取，先進封裝加持
AMD	MI300X	TSMC 5nm計算die×9 + 6nm I/O die	激進chiplet，分散式計算面積	估計與H100相當或略高（FP8，因使用3D V-Cache等效）	總矽面積可能更大，但由於良率優勢，成本最佳化
Intel	Gaudi3	台積電5nm（？）	據稱為雙計算die，配備HBM	公開資料未見精確面積與密度	2024年推出，強調價效比
Google	TPU v5p	內部定製，台積電4nm/5nm（未公開確切）	為Google訓練最佳化，面積效率極高	官方未揭露，根據TPU v4的已知效率推測面積效率很高	與自用軟體棧深度繫結
華為昇騰	昇騰910B	SMIC 7nm級（等效）	在受限工藝下通過達芬奇架構和片內設計實現高效能	公開效能對比有限；據部分測試推測面積效率不亞於部分7nm對手	受制造限制，面積可能大於同算力先進製程對手，但系統最佳化補充
寒武紀	思元590	台積電7nm / SMIC 7nm？（公開資料未見明確）	注重稀疏和低精度，面積適中	未公開	國內市場特定場景

綜合分析：NVIDIA的大面積策略依靠Chiplet變體和生態溢價持續領先；AMD以多芯粒實現高總面積但高良率，面積效率不弱；Google/Amazon自用晶片更追求每瓦和每美元效能，面積不一定極致。中國玩家由於工藝禁錮，更加倚重架構和封裝補足面積劣勢。

11. 風險

11.1 技術物理極限與微縮放緩

隨著工藝進入2nm以下，電晶體面積微縮比例持續降低，密度提升趨緩，且每電晶體成本下降趨勢可能逆轉（1nm以下節點晶圓成本增加可能超過面積縮小節省）。這可能使得一味追求更小面積不再經濟，挑戰現有商業模式。

11.2 良率與成本失控

超大晶片（>600 mm²）在先進初期良率可能低至20%–30%，導致實際單晶片成本極高。即使NVIDIA等巨頭能消化，眾多追趕者可能因良率損失放棄大晶片路線。Chiplet技術雖緩解，但需額外封裝和互聯開銷，也並非萬能。

11.3 供應鏈地緣政治

EUV光刻機出口管制（針對中國的禁令收緊），可能導致中國在關鍵面積上長期落後，形成兩個技術生態。依賴歐美日韓的供應鏈也面臨中斷風險，影響全球AI晶片成本與供應。

11.4 標準與生態碎片化

Chiplet互聯標準（UCIe vs BoW vs AIB vs 廠商私有協議）目前多頭髮展，生態互不相容，可能導致重複投資、面積最佳化難以通用化，增加整體產業成本。

11.5 散熱與功率密度挑戰

即便面積可縮小，單位面積功耗增大導致區域性熱點，影響晶片可靠性。資料中心供電限制可能成為瓶頸，降低了對極小面積晶片的部署吸引力。

11.6 評估基準缺失

各公司公佈的效能/能效資料使用不同精度、批大小和架構，難以嚴格比較“關鍵面積效率”。投資者和採購方可能被誤導，導致資源錯配。

12. 誤讀糾偏

12.1 “面積越小越好”的絕對化

典型誤讀：“關鍵面積越小，技術越先進，產品越有競爭力”。
事實：AI晶片需權衡效能、功耗、成本和良率。盲目壓縮面積而損失必要的片上儲存和算力，會導致實際吞吐量低於預期，或迫使系統使用更多晶片，總系統面積和成本不降反升。最優面積是目標效能、功耗和總擁有成本下的平衡值。

12.2 製造節點命名並非實際尺寸

“5nm”“3nm”不代表任何物理柵極長度。這不過是等效節點，廠商的密度提升步幅各自不同。僅對比節點號判斷面積微縮已無實際意義。應關注電晶體密度（MTr/mm²）和SRAM單元尺寸等實測指標。

12.3 “等效面積”比“物理面積”更重要

通過稀疏計算、存內計算等，僅使用一半物理電晶體實現同樣算力，可視為等效面積縮小。因此評價不能只看die size，要結合有效算力。媒體常見的只對比die size大小來判高下是不全面的。

12.4 Chiplet不等於面積無成本增加

Chiplet通過拼接小芯粒避免了巨面積良率損失，但互聯電路、中介層面積和功耗開銷仍需計入系統面積。因此“總面積”往往大於單晶片實現同類功能使用的矽面積，但良率優勢抵消了這部分增加。真正的對比基準應是總製造成本和封裝總成本除以總有效算力。

12.5 中國7nm晶片面積效率並不一定大幅度落後

受工藝限制，物理面積可能比先進製程大，但因設計最佳化和演算法協同，每瓦每元效能不一定大差距。部分公開評測顯示，昇騰910B在特定場景接近A100水平（2023年公開報道），但不能一概而論。

13. 最新事件

（截至2024年10月，基於可查公開資訊）

2024年3月 NVIDIA GTC 2024：釋出Blackwell B200 GPU，採用兩個reticle limit die通過NVLink 5.0粘合，每個die利用台積電4NP工藝。面積大小未全公佈，但確認超越單掩模限制。這代表關鍵面積競爭全面轉向Chiplet封裝系統。
2024年4月 ASML高NA EUV交付：英特爾收到首臺高數值孔徑EUV光刻機（Twinscan EXE:5000），用於2nm及以下研發，有望進一步微縮電晶體尺寸，未來AI晶片面積可降。台積電和三星預計在2025-2026年採用。
2024年5月台積電技術研討會：公佈A16節點（1.6nm）採用背面供電技術，計劃2026年量產，聲稱密度進一步提升。同時CoWoS封裝產能持續擴充，預計2024年底達到每月30000片晶圓以上。
2024年8月美國對華晶片管制更新：進一步限制先進製程和封裝裝置對中國出口，試圖遏制中國AI晶片面積微縮路徑。中國方面則加速國產光刻機和材料攻關。
2024年9月華為釋出新款AI晶片：據國內媒體報道，昇騰新一代晶片已在測試，繼續基於國內製程，採用Chiplet和多芯粒異構整合，面積效率有較大提升（具體數字未公開）。
2024年科技拆解報告：TechInsights等對三星Exynos 2400、Google TPU v5等進行了分析，揭示其面積構成，顯示SRAM微縮瓶頸限制了面積進一步縮小。

14. 追蹤指標

為了動態觀察“關鍵面積”產業競爭態勢，可追蹤如下指標和資料來源：

14.1 晶圓代工先進製程營收與產能

台積電季度財報：3nm、5nm、7nm製程營收佔比及季增率變化。
ASML季度訂單和出貨臺數：EUV和高NA EUV預定量，反映未來2–3年面積微縮能力。
中芯國際產能利用率與CAPEX：體現中國先進製程面積微縮排展（但受限於不報告節點細節）。

14.2 晶片拆解公佈的面積與電晶體密度

關注TechInsights、IHS Markit、Semiconductor Intelligence的拆解報告。重點：die size、電晶體數量、SRAM面積佔比等。這些資料可揭示各家實際面積效率。

14.3 先進封裝產能與價格

台積電CoWoS/InFO：每月產能，以及ASP（結合投資者日幻燈片）。
日月光、安靠的先進封裝營收：從他們的財報中觀察市場增長。
HBM供應和價格：HBM的頻寬、容量決定晶片面積效率的實際利用，SK海力士、三星HBM營收趨勢可參考。

14.4 AI晶片效能與功耗評測

MLPerf基準測試：公開的結果（訓練和推論）展示了不同晶片在給定模型下的效能和功耗，間接算得每瓦效能，可推斷面積效率趨勢。

14.5 專利和論文

主要廠商在**存內計算、稀疏計算架構、2.5D/3D整合