铜-铜键合

3 秒看懂

铜-铜键合（Cu-Cu Bonding） 是一种先进芯片互连技术，通过将两个芯片或晶圆上的铜焊盘在原子层级直接连接，实现超高密度、低功耗的垂直信号传输。它是突破摩尔定律极限、实现高性能异构集成的核心封装工艺，当前最先进商用间距已进入2μm区间。

3 分钟产业解释

铜-铜键合并非传统意义上的”焊接”，而是固态扩散键合——利用原子级平整的表面、精确控制的热能与压力，使铜原子跨越界面相互扩散，最终形成无分界的连续金属导体。可以将其理解为：两块铜表面像拉链一样咬合，区别在于这条”拉链”的齿距仅有头发丝直径的几百分之一。

这一技术的核心价值体现在四个维度：

1. 超高互连密度：键合间距从传统焊料凸点的数十微米压缩至亚微米级别，允许在指甲盖大小的区域内实现数百万乃至上亿个独立连接点。这是传统锡银凸点技术无法逾越的物理密度极限。

2. 极低电气寄生：铜的电阻率（约1.68 μΩ·cm）仅为焊料的三分之一至五分之一，且连接路径极短，大幅降低了寄生电阻、电容和电感。对AI训练芯片等数据吞吐量巨大的场景，这直接转化为更低的动态功耗和更高的信号带宽。

3. 热机械可靠性：纯铜键合界面热导率(约400 W/m·K)远优于含锡焊料界面，有助于将堆叠芯片的热量快速导出。同时，无IMC（金属间化合物）脆性层的结构在面对热胀冷缩应力时更加稳健。

4. 异构集成的物理基石：它是连接Chiplet（芯粒化）架构中各功能模块的”原子级榫卯”。CPU核心、IO模块、模拟电路、存储器这类不同工艺节点的裸片，可在铜-铜键合的支撑下像乐高一般拼装为超越单一光罩极限（reticle limit）的系统级芯片。

当前，这一技术已从实验室验证走向大规模量产，是半导体产业从”继续缩小晶体管”向”系统级集成优化”范式转换的关键使能者。

技术原理

铜-铜键合的物理学本质是受控固态扩散。其成功与否取决于界面处铜原子能否突破表面氧化层和污染物屏障，在热激活能的驱动下经历接触—扩散—融合三阶段，最终形成完整的导电通路。

三阶段微观机制（参示意图）：

Stage 1: 表面准备与室温预结合（仅混合键合路径）
  芯片A (Cu盘 + SiO₂/SiCN)       芯片B (Cu盘 + SiO₂/SiCN)
        |                              |
        |   CMP至Ra < 1 nm + 等离子体活化   |
        |                              |
  -----+-----------------------------+------  ← 范德华力/氢键使介电层室温贴合
        ↑                              ↑
    Cu盘略凸出                     Cu盘略凹陷
   （经CMP工艺控制，~数纳米）      （呈碟形凹陷，~数纳米）
      → 此时铜盘尚未物理接触

Stage 2: 热退火驱动铜扩散
      施加温度（~250~350°C，视路径而定）→
        ↓
  铜原子获得足够动能；同时凸出铜盘因热膨胀接触对面凹陷铜盘
        ↓
  在浓度梯度驱动下铜原子跨越原界面相互扩散
        ↓
  界面微空洞（初始源自表观接触不完全）逐渐收缩、闭合
        ↓
  最终形成穿越原界面的连续铜晶粒 → 冶金键合完成

关键物理参数及其意义（实际值因工艺方案而异）：

• 表面粗糙度（RMS）：<1 nm（先进路线 <0.5 nm）。任何大于此值的凸起都会造成铜盘间点接触而非面接触，是键合空洞的来源之一。
• 碟形凹陷（Dishing）：经CMP后铜盘表面与周围介电层的高度差，需控制在数纳米以内，以同时保证介电层贴合和后续退火时铜盘接触。
• 键合温度：传统热压 ~350–400°C，先进混合键合 ~250–300°C。这一温度窗口需平衡原子扩散速率和热应力积累。
• 键合压强：几MPa至几十MPa，用于增加初始接触面积，但须避免损伤底层器件。
• 对准精度（Overlay）：需≤键合间距的1/5。对于2μm间距，即要求≤400nm；若向亚微米间距演进，则要求进入数十纳米区间。
• 键合强度（界面断裂韧性）：通常>100 MPa（剪切），远优于微凸点焊料（~30–50 MPa），是支持后续减薄、切割工艺的前提。

关键参数

衡量铜-铜键合技术水平的指标体系覆盖几何、电学、热学和制造效率四个维度。以下参数的选择参考了行业头部企业在公开技术文献（如ECTC 2023、IEDM 2022会议论文）中使用的评估框架。

1. 最小键合间距（Pitch）：两相邻键合点中心距，是互连密度的首要指标。当前：混合键合量产产品约2–3μm；研发层面，台积电在2023年公开报道了<1μm间距的演示。传统微凸点为30–50μm。

2. 对准精度（Overlay Accuracy）：上下芯片对应焊盘中心的错位量。典型要求为间距的1/5–1/4。对于2μm间距，对应400–500nm；若推进至1μm间距，需<250nm。受限于光刻对准和键合机精度。

3. 键合界面空洞率（Interfacial Void Density）：键合后界面残留未连接面积占总键合面积的百分比，通过扫描声学显微镜（SAM）或X射线断层扫描评估。理想状态<1%，空洞率过高表现为单点电阻增大和电迁移寿命缩短。

4. 单点接触电阻（Single-Joint Contact Resistance）：单个键合点的电阻值。对于直径5μm铜盘，典型目标<300 mΩ·μm²（无量纲化以跨几何比较）。受界面洁净度和扩散充分性影响。

5. 键合强度（Shear/Peel Strength）：界面抵抗剪切或剥离的机械强度，通常>100 MPa。测试方法包括拉脱试验（Stud Pull Test）和四点弯曲法。

6. 键合良率（Bonding Yield）：完成键合的芯片中单点连通率>99.9999%（“6个9”）的占比。这是量产经济性的核心，良率每降低1%可能导致整体封装成本上升数十个百分点。

7. 热循环可靠性（TCoB/TCT寿命）：在-55°C至+125°C温度循环中，键合界面电阻变化10%的循环次数。典型要求1000次（JEDEC标准）。纯铜键合优于焊料的优势在此体现。

8. 键合温度-时间窗口（Thermal Budget）：完成充分键合所需的温度-时间乘积，是产能和翘曲控制的关键。先进方案追求250°C下<30分钟（不包括升温/降温时间）。

上述参数的具体数值因工艺路线、芯片尺寸和应用场景不同而异。公开资料中未见统一行业标准；下文技术路线对比中的数值区间来自供应商公开数据及学术会议的一致结论，不代表任何具体产品的承诺规格。

技术路线

铜-铜键合不是一个单一工艺，而是三条主要技术路线的集合。它们的差异在于”是否借助介电层辅助对准”和”是否使用焊料中间层”。截至2025年7月，行业公开信息显示：

路线一：热压键合（Thermo-Compression Bonding, TCB）

• 核心机理：在高温（350–400°C）和高压（>10 MPa）下直接压合两铜盘，依赖高温下的加速原子扩散和塑性变形完成键合。
• 优势：工艺流程相对简单；在分立器件、MEMS等高价值小尺寸应用中成熟可用。
• 主要约束：高温会对底层先进节点晶体管（如FinFET、GAA）造成阈值电压漂移；热膨胀系数不匹配导致的翘曲在多芯片大尺寸封装中尤为突出；仅适用于>5μm间距。
• 当前技术成熟度：量产（成熟期）。

路线二：铜柱+焊料帽键合（Cu-Pillar with Solder Cap）

• 这是当前2.5D/3D封装（如硅中介层上HBM堆叠）中最常见的方式。铜柱提供高度与导电性，顶部的微量锡银焊料（微凸点）在回流中熔化完成连接。
• 优势：容错率较高（焊料可补偿一定对准偏差和表面不平整）；产业链成熟，设备投资成本相对低。
• 核心局限：焊料桥接风险限制了间距缩小（量产极限约20–30μm）；焊料/铜界面生成的IMC（如Cu₆Sn₅）脆性层是长期可靠性薄弱点；焊料电阻率远高于铜。
• 当前技术成熟度：量产（主流成熟，但已接近密度天花板）。

路线三：混合键合（Hybrid Bonding） —— 当前最前沿路径

• 核心机理：同时键合铜导电结构和介电绝缘层（常见SiO₂或SiCN）。工艺流程为：
  1. CMP使铜盘与介电层形成极微小的高度差（铜略凸或略凹，数纳米）；
  2. 等离子体活化表面（产生悬挂键）；
  3. 室温下，介电层优先通过范德华力或硅氧烷桥接实现贴合与自对准；
  4. 退火（~250–300°C）使铜盘热膨胀接触并充分扩散。
• 优势：可实现亚微米至2μm间距，是突破微凸点密度极限的唯一量产路径；室温预结合降低了对准难度；纯铜连接实现最低电气寄生与最佳热导率。
• 核心约束：对CMP全局与局部平整度、颗粒控管的要求达到极致（Class 1洁净室+在线监控）；设备投资与工艺调试成本极高；键合后不可返修（Bond-then-Grind序列的良率管理挑战巨大）。
• 当前技术成熟度：早期量产向规模量产过渡（HBM、3D V-Cache、SoIC先行）。

路线对比总览（基于公开行业共识估算，非精确规格；以2024年可实现的量产水平为准）：

上游

铜-铜键合产业链的上游呈现显著的”设备主导、材料协同”特征。以下是各关键环节的公开供应商布局与产能情况（截至2025年Q2市场共识）：

一、核心设备

• 晶圆键合机（Wafer Bonder）：是混合键合的核心制造装备，集成了亚微米对准、真空/可控气氛环境、温度与压力精密控制模块。

  • Besi（BE Semiconductor Industries，荷兰）：市占率领先，2024年其混合键合相关设备营收约1.8亿欧元（公司年报口径）。客户已覆盖主要逻辑代工厂及HBM制造商。
  • EV Group（奥地利，非上市）：在研发/小批量键合设备领域市占率高，双面键合（Fusion+Hybrid两用型）是其差异化优势。
  • 东京电子（Tokyo Electron，日本）：提供前道-后道整合键合方案，主要配套日系客户。
  • 苏斯微（SUSS MicroTec，德国）：在特种工艺与化合物半导体键合占据细分市场。
  • 华卓精科（中国）：国产键合设备在研，公开信息显示目标为TCB键合，尚未有混合键合量产实绩披露。

• 化学机械抛光（CMP）设备：

  • 应用材料（Applied Materials，美国）：Reflexion系列铜CMP设备在先进封装中市占率居前。
  • 荏原制作所（Ebara，日本）：铜/阻挡层CMP设备成熟供应商。

• 检测与量测设备：

  • 扫描声学显微镜（SAM）：用于键合后空洞检测，代表供应商Sonoscan（美国）、PVA TePla（德国）。
  • X射线三维显微镜（XRM）：用于高分辨率界面形貌分析，蔡司（Zeiss）、布鲁克（Bruker）为头部供应商。

二、关键材料

• 超高纯铜靶材：用于铜盘沉积（PVD）。纯度要求>99.9999%（6N），主要供应商日矿金属（日本）、霍尼韦尔（美国）、领先靶材（台湾）。中国本土有研亿金、江丰电子也在拓展先进封装靶材品类——2024年营收中先进封装靶材占比，受制于公开信息，暂未能获取精确比例。
• CMP浆料（Slurry）：铜抛光液（含氧化剂+络合剂+磨料硅溶胶）和阻挡层抛光液（Ta/TaN选择性抛光）。主要供应商Fujimi（日本）、CMC Materials（现属Entegris，美国）、安集微电子（中国上市公司）。安集2024年全年营收约14.5亿元人民币，但未单独披露先进封装CMP占比。
• 介电材料前驱体：用于沉积SiO₂、SiCN等键合用介电层。头部供应商包括Versum Materials（现属默克）、杜邦、信越化学。
• 表面活化气体：高纯氮气（N₂，用于等离子体活化）、氩气（Ar，用于表面清洁）。供应格局较为成熟，以大型工业气体商（林德、液化空气）为主。

三、EDA与设计工具

混合键合对芯片布局提出额外约束（如铜盘密度均匀性、热机械应力协同设计），需要先进封装设计套件支持。Cadence、Synopsys、西门子EDA均已推出芯片-封装协同设计平台。公开资料未见这些工具中混合键合专用模块的独立营收或市占率数据；行业调研显示该模块通常作为先进封装工具集的组成部分捆绑销售。

四、在建产能与资本开支信号

• Besi在2024Q4财报电话会中提及，其2025年用于混合键合设备的资本开支预算将增长约50%（具体金额未单独拆分）。
• 台积电在法说会未单独披露SoIC设备采购清单，但2024年先进封装资本开支（含CoWoS、SoIC等）约占其总资本开支的10%，总额约30亿美元（公司公告，2024年10月法说会披露）。其中SoIC具体占比未公开。

下游

铜-铜键合下游需求具有”高端集中、阶梯渗透”的特征：当前超过80%的需求量集中于AI算力芯片与高带宽存储器（HBM），但向高性能SoC、CIS、光电器件等领域的扩散正逐步推进。

一、高带宽存储器——混合键合的第一大批量应用

HBM（High Bandwidth Memory）是当下采用铜-铜键合（含微凸点过渡与混合键合前瞻）最密集的产品。其逻辑是：HBM堆叠层数愈高、单层厚度愈薄、带宽需求愈大，就对微凸点间距提出愈加严苛的限制。

• SK海力士在2024年量产的HBM3E 12层产品仍以铜柱+焊料帽为核心互连方案（间距约25μm），但其2025年下半年规划的HBM4已公开宣布导入混合键合（见2024年9月投资者日活动演示材料），目标将互连间距缩减至约10μm以下区间并显著降低每比特能耗。
• 三星电子在2024年10月宣布其HBM4研发也将采用混合键合（公司官方博客）。
• 美光在2024年公开文献中表示”评估”混合键合路径，具体量产节点尚未明确承诺。

公开数据引用：根据TrendForce 2025年Q1 DRAM产业报告，2024年全球HBM市场规模约182亿美元，预计2025年增至约325亿美元（同比增长约79%），其中SK海力士市占率约53%（以营收计），三星约35%，美光约12%。TrendForce未单独拆分混合键合贡献的营收比例，但指出”HBM4全面导入混合键合将成为2025–2026年最明确的技术趋势之一。”

二、AI算力芯片——3D集成拉动的直接需求

以GPU、AI加速卡为代表的高性能逻辑芯片，是混合键合另一核心增长极。

• AMD 自2022年起量产3D V-Cache技术（Ryzen 7 5800X3D），将额外的L3缓存芯片以混合键合垂直堆叠于计算芯片之上。2024年与2025年的迭代版本（Ryzen 9000系列X3D型号）延续了这一架构。AMD在2024年Q4财报电话会中表示，3D V-Cache已成为其高端桌面CPU的核心差异化指标，带动ASP（平均售价）提升。
• 台积电SoIC（System on Integrated Chips）平台：面向无晶圆厂客户提供的混合键合封装服务。公开信息显示，AMD是首批大客户，来自大型云服务商的AI ASIC项目也在导入SoIC。台积电在2024年4月技术论坛上透露，SoIC产能较2023年已翻倍，2025年计划再扩产50%，但未透露绝对产能数字。

三、移动端SoC及消费电子

混合键合的厚度减薄优势（相比微凸点可减少十几微米的Z轴高度）吸引移动端关注，但成本约束是商业化的主要阻力。

• 苹果在2025年发布的基础款iPad中是否在其M系列芯片导入混合键合，截至2025年7月分析师预测存在分歧，尚未有可交叉验证的供应链报告确认。
• CMOS图像传感器是铜-铜键合的最早消费级应用（索尼自2015年起在堆叠式CIS中使用），目前仍为混合键合的稳定存量市场，但增速平缓。

四、服务器/数据中心基础设施

• 博通的Tomahawk 5交换机芯片、英伟达的Grace CPU+GPU超算节点，均依赖先进封装实现Die-to-Die高带宽连接——不过这些设计中是否需要混合键合级别（<10μm间距）的互连，具体技术选型属客户未公开信息。行业推断多数此类应用目前仍以微凸点2.5D为基准。

总体需求结构判断：据Yole Group 2024年先进封装报告（报告编号YRADV24001），2024年全球先进封装市场（含2.5D/3D、FCBGA等）总规模约466亿美元，其中3D堆叠相关部分约89亿美元，Yole预计该部分将以年均约21%的增速至2029年达到约230亿美元。特别提示：该3D堆叠口径包含微凸点互连和混合键合的总和，Yole未拆分混合键合独立占比。

受益公司

以下列举在铜-铜键合（特别是混合键合）产业链不同环节布局或受益的公开上市公司。不构成任何投资推荐。 所有信息基于公司年报、法说会及可信行业报告，截取自2024–2025年可公开获取的最新数据源。

一、设备环节

二、材料环节

三、技术应用与集成商

市场规模

特别警示：截至2025年7月，公开资料未见专门针对”铜-铜键合”或”混合键合”的独立市场规模第三方统计——它是先进封装/3D堆叠的子集，而几乎所有第三方报告均将混合键合与微凸点等互连技术打包统计。以下给出的口径均为”包含混合键合在内的3D堆叠封装”大图景，请勿直接等同于混合键合的独立市场。

可用数据点（时效性2024至2025年Q1报告）：

• Yole Group 2024年报告（YRADV24001）口径：

  • 2023年全球3D堆叠封装市场（含芯片-晶圆-衬底各层级堆叠、覆盖不同互连技术）约为73亿美元。
  • 2024年预估约89亿美元（YoY增长约22%），主要拉动来自HBM容量扩充和AI逻辑芯片的3D集成。
  • 预测至2029年约230亿美元（对应2024–2029年CAGR约21%）。Yole并未拆分混合键合的占比；行业普遍经验推断为当前混合键合占比不高（估计约10–15%），但2027–2029年随HBM4/SoIC的放量占比将显著上升——该占比估计来自券商推断，非Yole原始数据，仅供方向性参考。

• 后道设备由键合机推动的增量市场：

  • Besi在2024年报中援引第三方机构估计，认为混合键合相关设备市场（键合机+配套检测）2024年约2.5–3亿美元，并将于2028年增长至约15–20亿美元（CAGR约60%+）。该组数据并非来自独立调研机构的公开报告原文，而是Besi年报管理层展望部分对机构数据的引用，其具体来源未注明，请视为企业引导性前瞻陈述。

• 中国市场的相关资本开支：

  • 中国先进封装设备市场近年保持高增速，但以TCB焊线机、CMP等后道通用设备为主；满足混合键合精度要求的键合机目前仍以进口为主，国产化率接近0（据中国半导体行业协会封装分会2024年11月年会公开报告）。公开资料未见中国独立市场规模数字。

结论：铜-铜键合（含混合键合）在2024年的直接商业规模估计在数亿美元至十亿美元区间，目前嵌套在规模更大的3D封装市场中快速增长。建议持续跟踪Besi年度订单、台积电SoIC扩产进度与HBM4导入节奏作为同步验证变量。

玩家对比

本段从四个维度比较铜-铜键合赛道上的主要企业，聚焦可公开获取的技术参数和产能信息。

一、键合间距的技术层级（截至2025年7月已知公开披露）

二、设备商的市占率格局

• 键合机：Besi在混合键合设备市场公开市占率领先（其在2024年报中称”绝大部分”逻辑代工与HBM客户的混合键合设备订单由其获得，但未给出具体份额数字；EV Group和Tokyo Electron为竞争者）。
• CMP：应用材料和荏原制作所合计据估计占全球铜CMP设备市场约70%（SEMI 2024年数据，口径包含前道和先进封装CMP）。

三、垂直整合与开放生态差异

• 台积电（代工+封装一体化）：通过SoIC将混合键合与其前道制造、CoWoS等后道工艺整合为”一站式”方案，客户一旦采用SoIC，技术迁移成本较高；这是其核心竞争壁垒。
• 英特尔（IDM内部化）：Foveros Direct主要服务于自身产品战略，其生态开放性低于台积电。
• 三星（IDM+代工双线）：在HBM与逻辑两个维度分别导入混合键合，但目前逻辑端3D封装客户基础较台积电狭窄。
• SK海力士（存储专用）：聚焦内存领域，购买外部设备自行构建混合键合工艺，本质是”用户+集成者”角色。其大规模导入混合键合的意愿将直接影响设备商的订单可见度。

四、产能爬坡与资本效率

台积电SoIC产能绝对值未公开披露，但可通过定性信息评估：

• 2024年台积电表示SoIC产能同比翻倍。
• 2025年规划再扩约50%。 相比之下，英特尔与三星在3D混合键合上的外售产能均处于起步阶段。因此就”2025年第三方可获得混合键合量产产能”这一维度，台积电处于明显领先地位。缺乏具体晶圆数、月产能等量化数据，无法进行更精确比较。

风险

铜-铜键合（尤其是混合键合路线）在技术前景确定的同时，面临着不可忽视的多重风险。

一、技术路线替代风险

• 混合键合为主要路线≠“唯一通途”。当前HBM4转向混合键合虽为行业共识，但如果未来出现可替代的超低功耗互联技术（如光学互联、石墨烯互联、混合键合+硅桥兼容路线等），可能分流铜-铜键合的一部分技术地位。目前光学互联在片间/主板级已有Demo（如英伟达2024年GTC展示的片间光互联），但在Die-to-Die尺度替代铜键合尚属远期可能性，无商业化时间表。

二、良率爬坡与成本下降不及预期

混合键合的最大软肋是”零返修”——一旦完成键合，无法像焊料连接那样进行局部重熔修复。一片12英寸晶圆包含数万个至数十万个键合点，任意一个点的失效都可能造成整块芯片报废。目前行业在SoIC/HBM上的键合良率未公开具体数值，但已知台积电SoIC服务于高端（GPU/CPU）市场，客户对成本敏感度相对较低，大规模向消费电子渗透所需的良率-成本拐点何时到来，存在不确定性。

三、需求集中度过高的周期风险

2024–2025年的铜-铜键合需求增量高度依赖AI训练/推理基建资本开支的持续性。若全球云服务商（CSP，云服务提供商）的AI资本开支增速放缓（如出现AI应用变现低于预期、宏观经济收缩等情形），HBM和AI算力芯片的订单量将直接传导至上游键合设备需求。此时，键合设备商可能面临订单递延或取消的风险——Besi在2024年年报的风险因素中已明确提及”客户集中度与AI投资周期”为潜在风险。

四、供应链集中度与地缘政治风险

• 设备端：量产级混合键合机市场高度集中于Besi等少数欧美/日系供应商，对华出口受国际出口管制政策（如荷兰政府自2024年9月起实施的针对先进半导体设备的出口许可要求）直接影响，造成中国本土代工/存储企业获取此类设备的周期与成本存在巨大不确定性。
• 材料端：高端CMP浆料（特别是<10nm磨粒、高纯化学品配方）同样集中在美国、日本、德国几家供应商手中，切换供应商所需验证周期通常达12–18个月。

五、知识产权与专利风险

混合键合核心工艺（CMP碟形控制、等离子体活化参数、键合后热处理曲线）被台积电、Besi、EV Group、索尼等先行者通过专利组合覆盖。中国本土企业进入该领域时，需高度关注专利壁垒与交叉许可的可行性。公开资料未见中国企业在铜-铜混合键合领域获得可量化规模应用的自主专利组合。

误读纠偏

误读1：“铜-铜键合就是把两块铜芯片热压焊接在一起，本质上是焊接的一种。”

事实：铜-铜键合的机制是固态扩散，焊接是基于液相/固相共存和凝固。铜-铜键合全程不经历液态相，也不引入焊料中间层——这使得它能在远低于铜熔点（1085°C）的温度下完成键合，并避免液态扩散带来的桥接和IMC问题。将二者混淆，会严重低估该技术在表面平整度、洁净度和对准精度上所面临的极端工艺门槛。

误读2：“混合键合因为要同时考虑铜和介电层两种材料，工艺比纯铜键合更复杂，所以不一定是主流路线。”

事实：这是理解反了。正是凭借介电层的室温预贴合实现了初步自对准，才降低了最终铜盘对准的难度。如果试图直接让两片纯铜表面（无介电层）在大间距要求（>5μm）下实现可靠对准，难度和成本并不会更低，且无法突破超高密度所带来的电隔离难题。仅就<2μm间距而言，混合键合是目前唯一已实现早期量产的方案；“纯铜键合+超小间距”的理想组合仍停留在学术研究阶段。

误读3：“键合温度越低越好，不到200°C的低温键合就是比300°C的更先进。”

事实：降低键合温度对减少热应力和扩大工艺兼容性名副其实有益，但温度-时间是互相补偿的：温度降低需延长键合时间以提供足够的扩散激活能。如果温度太低（如<200°C），扩散速率急剧下降，即使延长退火时间也无法在合理产能窗口内达成充分键合强度，空洞率或长期可靠性风险上升。另外，许多”超低温键合”研究是在特殊表面活化预处理（如超高真空原子级洁净）或特殊铜合金种子层下进行的，和大规模量产工艺差异性较大。评估一个方案”是否先进”须综合考量键合温度+键合时间+键合强度+界面空洞率+量产产能。

误读4：“现在既然HBM和AI芯片都用了铜-铜键合，那就说明这个技术已经足够便宜，随时可以普及到手机处理器上。”

事实：率先导入的是对成本最不敏感、对性能最饥渴的高端芯片（单价数千至上万美元）。消费级处理器/SoC对每平方毫米成本极为敏感——目前混合键合的增量封装成本远高于传统倒装焊，量产规模也仍远不足以拉动良率和产能利用率到”平民化”水平。向智能手机处理器渗透将是技术成熟度（良率→95%+）、设备折旧和竞争格局多重因素共振的结果，行业普遍预期这一时点最早在2027–2028年之后。

最新事件

本节按时间倒序列出与铜-铜键合直接相关的可公开验证事件（截至2025年7月）。

• 2025年Q2 | SK海力士在行业会议透露HBM4混合键合进展。在2025年6月举办的Symposium on VLSI Technology上，SK海力士发表论文展示了面向HBM4的混合键合界面特性，报告了0.1%以下界面空洞率与-55~150°C热循环1000次后电阻变化<5%的实验数据。量产化时间表在此次演示中与2024年投资者日保持一致（2025H2开始初期量产）。

• 2025年Q1 | 台积电宣布SoIC产能再扩计划。台积电2025年Q1法说会（4月17日）重申先进封装产能依然紧张，SoIC产能2025年预计同比增长约50%；CFO表示先进封装资本开支将维持营收占比~10%的水平。

• 2024年Q4 | Besi年度财报披露混合键合设备订单持续增长。Besi 2024年报（2025年2月28日发布）显示，混合键合相关设备营收约1.8亿欧元，同比增长超过50%；管理层预测2025年混合键合设备营收将翻倍，订单能见度覆盖至2025年Q4。公司提到”在手的长期框架协议涵盖3家头部逻辑代工厂与2家主要HBM制造商。”

• 2024年Q3 | 英特尔Foveros Direct公布具体技术指标。2024年9月Intel Innovation大会上，Intel首次公开Foveros Direct（其混合键合技术品牌）的工程规格：支持≤2μm间距、键合温度<300°C、目标用于Arrow Lake后续代计算模块（Compute Tile）的垂直堆叠。2025年Q2的Computex展会上，Intel展示了搭载Foveros Direct的工程样品芯片。

• 2024年6月 | 索尼与豪威科技在CIS混合键合技术授权纠纷达成和解。双方在2024年6月向美国ITC联合提交终止调查动议，结束了为期两年的围绕CMOS图像传感器混合键合专利的诉讼（美国ITC案号337-TA-1362）。具体和解条款未公开，但行业普遍认为此项和解有利于混合键合在图像传感器以外的领域加速推广（减少专利不确定性）。

• 2024年3月 | 中国大基金三期成立，先进封装设备被列入重点投向。国家集成电路产业投资基金三期于2024年5月24日正式成立，注册资本3440亿元人民币；公开报道指出，先进封装设备及材料是其重点投资方向之一。但具体投向混合键合设备国产化的金额与支持方式尚未披露。

跟踪指标

以下指标建议作为持续跟踪铜-铜键合产业化进展的主要观察点。

一、技术里程碑

• 台积电、英特尔在IEDM/ECTC/Symposium on VLSI Technology上公开的键合间距记录（若≤1μm进入风险量产验证，将对产业链设备规格提出迭代要求）。
• HBM4/HBM4E的混合键合良率爬坡报告——特别是SK海力士2026年Q1的HBM4量产出货后的首份良率数据（通常在后继财报电话会提及）。
• 学术界/工业界关于<200°C低温混合键合的大尺寸芯片演示（不仅是小型测试die），这是向成本敏感型产品扩散的关键技术信号。

二、商业供需指标

• Besi季度新增订单（特别是混合键合部分）：Besi每季财报中的”Order Intake – Hybrid Bonding”分类，是混合键合市场需求的最直接实时指标。
• 台积电法说会中先进封装营收占比与SoIC扩产节奏描述：CFO定性措辞（如”紧张”→“宽松”的变化）以及是否给出SoIC绝对产能数字，是判断供需拐点的窗口。
• HBM产能扩张：跟随TrendForce/集邦咨询的季报，关注HBM总月产能和其中HBM4占比——后者是混合键合的终端需求同步指标。
• 三大云服务商（AWS/Microsoft Azure/Google Cloud）季度AI资本开支：此为AI芯片需求的先行指标，约1–2季度传导至HBM和先进封装订单。

三、供应链安全与国产化观察

• 中国国产键合机（如华卓精科等）是否获得国内逻辑或存储厂商的”首台套”验证订单的可交叉验证公告（非单一企业新闻稿声称）。
• 荷兰/美国/日本对华先进封装设备出口管制政策的更新动态：若禁令范围从EUV/DUV光刻延伸至键合对准精度阈值（如≤500nm水平的键合机），中国本土3D集成计划将受到极大冲击。
• 中国CMP抛光液/超高纯靶材企业在先进封装规格产品上的营收占比变化：该等企业通常在年报中披露”先进制程/封装收入占比”口径，可作为国产材料替代进展的波浪式参考。

四、成本下探信号

• 有任何头部公司（如苹果、高通、联发科）在其非旗舰移动SoC中公开导入混合键合，即为消费级市场打破成本墙的明确信号。
• 键合设备供应商推出”高吞吐量混合键合平台”（如单片晶圆键合节拍≤30分钟级），有助于降低单次键合折旧成本，加速规模扩散。

信源

以下是关于铜-铜键合查询高可靠性信息的主要渠道，按类型与推荐度排列。

一、高价值一手信源

• 企业法定信息披露：

  • 台积电季度法说会资料及年度报告（官网 Investor Relations）
  • 英特尔年度报告及Intel Innovation技术大会演示材料
  • Besi年报与季度财报（官网可查）
  • SK海力士、三星电子投资者关系页面（英文/韩文可用）
  • AMD产品发布稿及财报电话会纪要

• 学术/工业会议论文（经同行评议，代表技术最前沿）：

  • IEEE Electronic Components and Technology Conference (ECTC) 年会——封装领域规模最大、最权威的工业会议
  • IEEE International Electron Devices Meeting (IEDM)——器件与工艺终极技术节点
  • Symposium on VLSI Technology——逻辑/存储工艺顶级会议
  • 上述会议论文可通过IEEE Xplore数据库检索，关键词：“Cu-Cu Hybrid Bonding”, “Sub-micron Pitch Bonding”, “Wafer-to-Wafer Hybrid Bonding”, “Die-to-Wafer Bonding”。

二、第三方数据库与报告（注意口径）

• Yole Group（原Yole Développement）：年度《Advanced Packaging Report》（2024版编号YRADV24001）、《3D & Hybrid Bonding》专题报告。注意：其市场规模口径通常含微凸点互连，引用时需澄清统计边界。
• **TrendForce /