DPU（Data Processing Unit）

3 秒看懂

DPU 是数据中心的”第三颗主力芯片”——它插在 CPU 和网络之间，用专用硬件加速器 + Arm 核心，把虚拟化网络（OVS）、RDMA 存储、加解密、安全策略等”基础设施税”从 CPU 肩上卸下来。一颗 DPU 的价值 = 省下 2～8 个 CPU 核心去做更赚钱的事。

3 分钟产业解释

为什么需要 DPU？

现代云数据中心的 CPU 有越来越多的算力被”基础设施软件”吃掉：虚拟交换（OVS）、VXLAN/Geneve 封装解封装、TLS/IPsec 加密、NVMe-oF 存储转发、可观测性采集……据 NVIDIA 等厂商的公开演讲口径，这部分”基础设施开销”在某些虚拟化密度较高的场景下可占到 CPU 算力的 20%～30% [厂商口径估算]。

DPU 的核心思路：把这些固定功能的基础设施操作从通用 CPU 剥离，交给一个专门的、插在 PCIe 槽上的独立处理单元。这个单元通常包含：

• 高性能网络接口（100G～400G 级别）
• 硬件加速引擎（加解密、压缩、正则匹配、OVS 流表卸载等）
• 一组 Arm 核心（可独立运行 Linux，管理基础设施软件栈）
• PCIe 接口（与 host CPU 通信）

名词辨析

三者在硬件架构上高度重叠，核心差异更多是营销定位。产业讨论中 DPU 已成为事实上的通称。

15 分钟专家深入

核心价值主张

DPU 的经济账非常直观：

一台 2U 双路服务器（典型配置 64～128 核 CPU）
├── 跑业务负载（AI训练、数据库、Web服务）→ 赚钱
├── 跑基础设施（OVS、安全、存储）→ 成本
└── 每省出 1 个 CPU 核心 ≈ 减少 1 张 license / 降低 1 份功耗

DPU 帮你把"成本侧"的活接走 → CPU 100% 干"赚钱侧"的活

在云厂商（AWS、Azure、Google Cloud、阿里云）的大规模部署中，这个价值叠加数百万台服务器后极为显著。

关键架构特征

1) 硬件加速器（数据面）

• 网络加速：OVS 流表匹配/转发、VXLAN/Geneve 封装/解封装、流量整形（QoS）
• 存储加速：NVMe over Fabrics (NVMe-oF) 的 target 端处理、纠删码（Erasure Coding）
• 安全加速：TLS 1.3 / IPsec / MACsec 硬件加解密、正则表达式匹配（用于 DDoS 防火墙）
• 压缩/解压缩：硬件 gzip/zstd 加速

这些操作在纯软件实现时极其消耗 CPU 周期，但在专用硬件上可以达到线速处理（即不成为网络带宽的瓶颈）。

2) 可编程控制面（Arm 核心）

现代 DPU 内嵌 8～16+ 个 Arm 核心，可独立运行一个精简 Linux 发行版（如 NVIDIA 的 DOCA SDK 运行环境），负责：

• 控制面协议处理（BGP、路由、策略下发）
• 基础设施管理（监控、日志、遥测）
• 与 host 端的编排系统交互

3) 高速网络接口

• 支持 100GbE / 200GbE / 400GbE 级别（取决于代际和具体型号）
• 支持 RDMA（RoCE v2 / InfiniBand）协议硬件卸载
• 硬件级流量镜像和采样（用于可观测性）

4) PCIe 接口

• 通过 PCIe Gen4 x16 或 Gen5 x16 与 host CPU 连接
• 对 host 系统呈现为一张标准网卡（或虚拟网卡集合）

典型部署模式

DPU 在服务器中的物理位置是网卡槽位（通常是最靠近网线的那一张 PCIe 卡），在逻辑上位于 CPU 和网络之间：

        ┌──────────────┐
        │  Top-of-Rack │
        │    Switch     │
        └──────┬───────┘
               │ 100G/200G/400G
        ┌──────┴───────┐
        │     DPU      │  ← 独立运行 Linux + 基础设施栈
        │  Arm cores   │    硬件加速器（加密/OVS/存储）
        │  + 加速器    │    网络接口 + RDMA engine
        └──────┬───────┘
               │ PCIe Gen4/5 x16
        ┌──────┴───────┐
        │   Host CPU   │  ← 只跑业务负载
        │  (业务VM/     │    看到的是"虚拟网卡"
        │   容器)       │
        └──────────────┘

技术原理

内部微架构（通用模式）

虽然各厂商 DPU 的具体设计不同，但逻辑架构可抽象为以下几层：

┌─────────────────────────────────────────────────────┐
│                    DPU SoC                          │
│                                                     │
│  ┌─────────┐  ┌──────────┐  ┌───────────────────┐  │
│  │ Arm     │  │ Hardware │  │ Network Interface │  │
│  │ Cores   │  │ Accel.   │  │ (MAC/PHY + SerDes)│  │
│  │ (8~16+) │  │ Engines  │  │ 100G/200G/400G    │  │
│  │         │  │          │  │                   │  │
│  │ - Linux │  │ - Crypto │  │ - RDMA engine     │  │
│  │ - OVS   │  │ - OVS TC │  │ - RoCE/IB         │  │
│  │   CP    │  │   offload│  │ - Traffic mgr     │  │
│  │ - Mgmt  │  │ - Compr. │  │ - SR-IOV          │  │
│  │ - BGP   │  │ - Regex  │  │                   │  │
│  └────┬────┘  └────┬─────┘  └────────┬──────────┘  │
│       │            │                 │              │
│  ┌────┴────────────┴─────────────────┴──────────┐  │
│  │              内部总线 / NoC                   │  │
│  └──────────────────┬───────────────────────────┘  │
│                     │                               │
│  ┌──────────────────┴───────────────────────────┐  │
│  │              PCIe Endpoint                   │  │
│  │         (Gen4 x16 / Gen5 x16)               │  │
│  └──────────────────────────────────────────────┘  │
└─────────────────────────────────────────────────────┘

数据面处理流水线（以网络卸载为例）

当一个数据包从网线进入 DPU 时，处理路径大致为：

[线缆] → [SerDes/PMA] → [MAC] → [Parser] → [Flow Table Lookup (TCAM/SRAM)]
                                                    │
                                          ┌─────────┴──────────┐
                                          │                    │
                                    [Cache HIT]         [Cache MISS]
                                          │                    │
                                 [Action Pipeline]    [Send to Arm core]
                                 (encap/decap,         (slow path:
                                  modify, drop,         upcall to OVS
                                  mirror, fwd)          control plane)
                                          │
                                 [Enqueue/Tx] → [MAC] → [SerDes] → [线缆]

关键性能参数（定性描述）：

• 快速路径（硬件加速器处理）：可达线速（如 400Gbps），延迟在 微秒级
• 慢速路径（Arm 核心处理）：吞吐低数个数量级，延迟在毫秒级，但处理复杂策略
• 流表容量：取决于具体实现，从数十万条到数百万条不等 [因型号而异]

加密卸载原理

DPU 内部的加密引擎通常支持：

• 对称加密：AES-128/256（GCM/CTR/CBC 模式）硬件加速
• 哈希：SHA-256/SHA-384/SHA-512 硬件加速
• TLS 会话管理：完整的 TLS 1.3 handshake 可由 Arm 核心 + 加密引擎协同完成
• IPsec offload：ESP 封装/解封装 + 加解密全链路硬件化

关键收益：在不卸载 TLS 的情况下，一个 100Gbps 的 TLS 流量可能消耗数十个 CPU 核心；DPU 加密引擎可以做到对 CPU 零占用且维持线速 [厂商公开演示数据]。

存储卸载

DPU 可以充当 NVMe-oF initiator 加速器：

• 在 DPU 上实现 NVMe/TCP 或 NVMe/RDMA 的 initiator 协议栈卸载
• 将主机的本地 NVMe 命令封装为网络协议帧，解封装远端响应
• 硬件级 CRC 校验、数据搬移优化

这使得主机端的存储协议处理完全卸载到 DPU，CPU 零占用；真正的 target 协议栈运行在远程存储节点上，实现计算与存储解耦。

技术演进史

关键趋势：DPU 的定义正在从”智能网卡”向”基础设施处理器”扩展，未来可能整合更多功能（如 AI 推理加速、安全策略引擎）。

技术路线对比

注：上表中部分规格来自厂商公开发布和供应链公开报道，具体参数以各厂商最新 datasheet 为准。Intel IPU 产品线在 2023～2024 年间经历了战略调整，部分产品线据公开报道有所收缩 [供应链信息，未经官方确认]。

上下游

上游（DPU 的供应链）

DPU 芯片设计
├── IP 授权
│   ├── Arm（CPU 核心 IP 授权，如 Cortex-A72/A78/Neoverse 等）
│   ├── Synopsys / Cadence（SerDes IP、PCIe PHY IP）
│   └── 各自研加速器 IP
├── EDA 工具
│   ├── Synopsys（Design Compiler, VCS...）
│   ├── Cadence（Innovus, Xcelium...）
│   └── Siemens EDA
├── 制造（晶圆代工）
│   ├── TSMC（主流 DPU 的制造方，具体节点因产品而异，多在 7nm/5nm 级别 [供应链信息]）
│   └── Samsung Foundry（部分产品）
└── 封装
    └── 传统封装为主（FC-BGA 等），部分产品可能涉及 2.5D 封装（集成 HBM 或其他 die）

中游（DPU 产品）

• NVIDIA（BlueField 系列）— 最大市场份额 [行业估算]
• AMD / Pensando
• Broadcom（Stingray 系列）
• Intel（IPU）
• Marvell（OCTEON 系列，更偏基础设施处理）
• 国产厂商（中科驭数 YUSUR、云脉芯联 Yunsilicon、星云智联 Nebula Matrix、大禹智芯等，处于早期产品化阶段 [公开信息]）

下游（DPU 的买家和使用者）

• 超大规模云厂商（Hyperscalers）：AWS (Nitro)、Microsoft Azure (Azure Boost)、Google Cloud、阿里云、字节跳动等 → 最大采购方
• 运营商 / 电信：5G 核心网 UPF 卸载
• 企业数据中心：VMware vSphere + DPU 加速（Project Monterey 等）
• HPC / AI 数据中心：大规模集群中的网络基础设施管理

关键指标

供需与市场数据

市场规模

DPU/IPU 市场目前仍处于快速增长早期，各研究机构的估算口径差异较大：

• 全球 DPU 市场规模 2023 年估算约 $3B～$5B [多家第三方研究机构估算，口径不一]
• 多家第三方机构认为 2027～2028 年市场规模可能显著高于 2023 年水平，但不同报告是否纳入 SmartNIC、IP 授权和服务收入并不一致，本页不写入未锁定来源的预测硬数字。
• 以上数字来自多家行业研究机构的公开报告摘要，具体定义口径（是否含 SmartNIC）会显著影响估值

需求驱动力

1. AI 数据中心爆发：每个 AI 服务器节点需要高带宽、低延迟网络，DPU 负责 RDMA 网络管理
2. 零信任安全：每台服务器都需要端到端加密，DPU 硬件加密卸载是刚需
3. 云原生化：容器密度极高时，OVS/网络策略开销成倍放大，DPU 卸载价值更明显
4. 存储计算分离：NVMe-oF 普及，DPU 作为主机端 initiator 加速器，卸载存储协议处理

供给格局

• NVIDIA 凭借 BlueField + CUDA 生态占据主导地位 [行业普遍认知]
• 超大规模厂商（AWS、Azure）趋向自研 / 定制（如 AWS Nitro、Azure Boost 基于收购的 Pensando/Fungible 技术）
• 国产替代需求明确但产品成熟度差距大：国内云厂商（阿里、腾讯、字节）有 DPU 定制需求，国产 DPU 初创公司处于产品研发和小批量验证阶段

代表公司与资本映射

注意：国产 DPU 公司的产品成熟度、流片状态、客户验证进展等信息更新较快，建议以各公司最新官方披露和行业调研为准。

产业链观察框架

核心论点

1) AI 超算集群是 DPU 最确定的增量需求

• 每个 AI 训练服务器节点需要 200G/400G RDMA 网络 → DPU 负责管理 RDMA 流量、拓扑、QoS
• 大型 AI 集群（万卡以上）对基础设施自动化管理的要求极高，DPU 是必需组件
• AI 数据中心的 TCO 优化压力（每张 GPU 都很贵，CPU 应全力服务 GPU）进一步强化 DPU 价值

2) NVIDIA “CPU + GPU + DPU” 三芯片战略提升平台粘性

• BlueField 与 CUDA/Mellanox InfiniBand/RoCE 形成闭环
• DOCA SDK 软件生态提高迁移成本
• 这不仅是硬件销售，更是平台锁定

3) 超大规模厂商自研趋势 = 确认 DPU 的价值，同时重塑供给格局

• AWS Nitro、Azure Boost 等自研方案证明了 DPU 的不可替代性
• 但自研同时压缩了第三方 DPU 厂商在 hyperscaler 中的 TAM

4) 国产替代是中长期逻辑

• 数据中心基础设施芯片的安全自主可控诉求明确
• 但国产 DPU 产品与国际龙头的差距较大（2～3 代以上），短期以跟踪为主

风险

• 超大规模厂商自研 → 第三方 DPU 的市场空间可能被挤压
• DPU 功能集成到 CPU/NIC → 长期存在”功能被上/下游吃掉”的风险（如 Intel 将部分 IPU 功能集成到 CPU 中）
• 技术路线不确定性 → DPU vs IPU vs SmartNIC 的定义边界仍在模糊化
• 国产 DPU 初创 → 技术壁垒高、客户导入周期长、竞争激烈

常见误读纠偏

❌ 误读 1：“DPU 就是 SmartNIC，只是换个名字”

纠偏：SmartNIC 是一个更宽泛的概念，泛指具备可编程能力的网卡（可能只有一个 FPGA 或小型处理器）。DPU 的定位更重——它有独立的多核 Arm 处理器可运行完整操作系统，有丰富的硬件加速器集群，强调的是全栈基础设施卸载。可以理解为：所有 DPU 都是 SmartNIC，但不是所有 SmartNIC 都是 DPU。DPU 是 SmartNIC 的”重量级”子集。

❌ 误读 2：“DPU 会取代 CPU”

纠偏：DPU 取代的是 CPU 上运行的基础设施软件所消耗的 CPU 资源，而不是 CPU 本身。CPU 仍然是业务应用（数据库、Web 服务、AI 框架主机端代码）的核心运行平台。DPU 的价值是释放 CPU，而不是替代 CPU。

❌ 误读 3：“DPU 市场被 NVIDIA 垄断，其他厂商没机会”

纠偏：NVIDIA 在 DPU 市场确实占据领先地位，但超大规模云厂商（AWS、Azure、Google）出于供应链安全和定制化需求，都在走自研路线。这意味着 DPU 市场的格局更可能是”NVIDIA 主导企业/HPC 市场 + 超大规模厂商自研为主”的二元结构，而非单一厂商垄断。此外，Broadcom、AMD 在特定细分场景也有竞争力。

❌ 误读 4：“DPU 是个独立的大芯片，和网卡没关系”

纠偏：DPU 物理上就是一张PCIe 扩展卡，外形与传统网卡（NIC）相同，安装在服务器的 PCIe 插槽上。它是从网卡/SmartNIC 演化而来的，而不是一个全新的板卡品类。理解这一点对供应链分析很重要——DPU 的上游供应链与高速网卡高度重叠。

学习路径

入门（2～4 小时）

1. NVIDIA DPU 官方介绍页面 → 理解 DPU 是什么、为什么需要、BlueField 产品线概览
2. Jensen Huang GTC 2020 Keynote（搜索 “GTC 2020 DPU Jensen”）→ 理解 DPU 概念的首次系统性提出
3. “What is a DPU” 类综述文章 → 对比 SmartNIC、DPU、IPU 的区别

进阶（1～2 天）

4. NVIDIA DOCA SDK 文档 → 理解 DPU 的软件编程模型
5. BlueField-3 Datasheet / Product Brief → 掌握具体硬件规格
6. OVS offload 原理（搜索 “OVS hardware offload DPU”）→ 理解最核心的卸载用例
7. NVMe-oF over DPU 相关白皮书 → 理解存储卸载

专家级（持续跟踪）

8. OCP (Open Compute Project) DPU/IPU 子项目文档 → 行业标准化进展
9. 各云厂商技术博客：AWS Nitro、Azure Boost 系列文章
10. Hot Chips、NetDev、Linux Plumbers Conference 等会议论文/presentation
11. 国产 DPU 厂商的公开技术白皮书和发布会（关注产品迭代进展）

一句话总结

DPU 是数据中心从”以 CPU 为中心”走向”以加速为中心”的关键基础设施芯片，它用专用硬件 + Arm 核心接管了虚拟化网络、存储、安全等”基础设施税”，让 CPU 和 GPU 专注于真正创造业务价值的计算——这一逻辑在 AI 时代被进一步放大。

延伸阅读与来源

免责声明：本页中涉及的市场数据、公司竞争位势、产品规格等信息来自公开渠道和行业普遍认知，部分量化数据标注了来源口径。具体投资决策请以最新官方披露和专业研究报告为准。文中涉及的个股分析仅为概念学习目的，不构成投资建议。

更新说明：本页基于截至编写时间的公开信息整理。DPU 是一个快速演进的品类，产品代际、市场格局、技术路线均可能在 6～12 个月内发生显著变化，建议定期更新认知。