设计规则检查（DRC）

1. 3 秒看懂

DRC（Design Rule Check，设计规则检查）是芯片物理设计阶段强制执行的“几何合规性体检”。其本质是将包含数百亿个多边形、代表电路物理形状的版图数据（GDSII/OASIS 格式），与代工厂（Foundry）提供的制造约束规则集进行逐层、逐图形的精确比对。DRC 的唯一使命是确认：版图上绘制的每一根互连线、每一个接触孔/过孔、每一块阱区在物理上是否具备可制造性。DRC 检查结果未获“干净”签核（即零违规或全部违规已获代工厂书面豁免），芯片则绝无进入掩模制造与晶圆流片的可能。它是从设计到制造的“一票否决”门槛，是半导体产业中不可逾越的物理实现底线。

关键数字速览（数据截至 2023 年）：

• 规则数量：7nm 约 1.5 万条，5nm 约 2 万条，3nm 预计超 2.5 万条（来源：IEEE 文献及代工厂公开信息）。
• 市场集中度：Siemens EDA（Calibre）占据物理验证市场营收份额约 50% 以上，Synopsys（IC Validator）与 Cadence（Pegasus）分列其后（来源：公开调研机构数据，2022 年）。
• 计算规模：全芯片 DRC 任务可在数万 CPU 核心的集群上并行执行，周转时间从数周缩短至数小时（来源：Synopsys 公开技术资料，2022 年）。

2. 3 分钟产业解释

先进芯片制造本质上是以纳米尺度进行的物理与化学“雕刻”。光刻、等离子体刻蚀、化学机械抛光（CMP）、薄膜沉积等数百道工序串联并行，每一步都存在材料与光学极限。衍射效应导致设计图形在硅片上不再是理想的直角多边形，过刻蚀或欠刻蚀会扩大或缩小图形尺寸，CMP 又因图形密度差异产生蝶形凹陷或介质侵蚀。代工厂将所有这些物理、化学、机械限制转化为一套几何约束的数字化手册——设计规则手册（Design Rule Manual, DRM）。每一版工艺节点（例如 TSMC N5、Samsung 3GAE）都对应独立的 DRM，其体量往往以万条规则计。

DRC 规则的形态极为多样：

• 最小宽度与间距：决定一条金属线可安全加工的极限宽度，以及两条相邻线不被短路的极限间隔。
• 包围与延伸：要求上层的接触孔（Contact）或过孔（Via）必须被下层金属完整包裹并留有足够余量，以吸收光刻对齐偏差。
• 面积与孔洞密度规则：避免孤立的金属小岛在刻蚀中出现脱落，也防止大面积金属在 CMP 中产生凹陷。
• 多图案（Multi-Patterning）着色规则：当单次光刻分辨率不足时，单层版图须拆分到两重、三重甚至四重掩模上曝光，不同掩模上的图形需满足特定的同色/异色间距。

芯片设计公司使用电子设计自动化（EDA）物理验证工具执行 DRC。市场由三大平台主导：Siemens EDA 的 Calibre、Synopsys 的 IC Validator 与 Cadence 的 Pegasus。工具产生违规的坐标与图形标记。任何未修正、或未取得代工厂书面豁免的 DRC 错误，都意味着该处版图在晶圆上的良率、功耗、信号完整性处于高度不可控状态。因此，DRC 签核是流片（tape-out）流程中不可跳过的强制性环节，其报告是交付掩模厂的必要文件之一。

3. 技术原理

DRC 的计算内核是对超大规模平面几何图形集的布尔运算与距离检测，但其真正的工程挑战在于计算效率和精准规则的建模。

基础运算模型：以“Metal 1 最小间距 50nm”为例，引擎对该层所有多边形执行“扩展（Expand）25nm”操作，然后将扩展图形集与原始图形集进行“相交（Intersection）”检测。重叠之处即代表原始边缘间距不足 50nm。对于条件规则——“若金属线宽超过最小线宽 10 倍，则相邻间距需额外增加 20nm”——引擎需先遍历图形识别出宽线，再对宽线边缘有针对性地应用更严格的间距检查，这涉及图形拓扑分类与属性传播。

层次化处理：全芯片版图若完全展平，含有数千亿个多边形，直接进行全局几何运算会导致内存溢出和计算时间不可接受。DRC 引擎的核心能力之一是层次化处理。其利用版图中固有的单元（Cell）嵌套结构，首先在单元内部完成大部分规则的局部检查，并将结果复用于所有该单元的调用实例。只有跨越单元边界、涉及顶层上下文关联的规则（例如电源网格的连续性）才在更高层级或局部展平区域执行。层次化的有效性取决于设计风格与规则复杂度，但它可将计算量减少数个数量级。

分布式并行计算：现代 DRC 工具将芯片全域按几何分区切割为数千个相互有重叠的瓦片（Tiles），分发到包含数千个 CPU 核心的服务器集群上并行执行。重叠区保证了边界图形的规则检查完整性。任务调度器依据各区多边形密度动态分配计算资源，最小化网络通信开销。据 Synopsys 公开的技术资料（2022），通过动态负载均衡和高效数据分块，全芯片 DRC 周转时间已能从数周缩短至数小时。

从纯几何到模型嵌入：7nm 及以下节点，有相当比例的热点（Hotspots）无法用简单的宽度-间距规则描述。部分 DRC 已内嵌工艺仿真模型或光刻良率预测模型，对特定图形组合进行快速轮廓模拟，并根据模拟轮廓输出通过/违规判断。这使得 DRC 正从“基于规则”向“基于模型”的方向演进，但其计算开销显著增加，目前主要用于关键层级和已知风险图形。

4. 关键参数：设计规则分类体系与严重性等级

代工厂 DRM 的规则并非杂乱的堆砌，而是按照物理效应与工艺模块进行分类，一般可归为以下几大族。这些规则体系构成了 DRC 检查的核心“参数集”。

基本布线规则：涵盖金属与通孔的宽度、间距、面积、包围、延伸、密度等。这是占比最大的规则类型，直接决定了互连层的可实现性。 器件与阱区规则：定义有源区（扩散区）、多晶硅栅极、N/P 阱的形状、间距、包围关系，确保晶体管电学参数符合 SPICE 模型范围。 闩锁与 ESD 保护规则：专门针对闩锁（Latch-up）防护所需的阱接触间距、保护环宽度及间隔，以及静电放电保护结构的最小尺寸和布局。 CMP 与填充规则：为达成平坦化指标，规定全局与局部图形密度范围（如 20%-80%），并强制要求插入虚拟金属填充（Dummy Fill），同时填充金属须满足与信号线的最小间距。 光刻与多重图案规则：包含单层图形的“不建议”范围、掩模偏移规则、切割层与主体层的互动规则，以及多重图案中的掩模排色与冲突规避规则。 应力与可靠性规则：在先进节点，晶体管沟道应力工程和双应力层引入严格的形状与邻近限制，以及通过最大电流密度（电迁移规则，EM）间接影响的金属宽度与通孔数量要求。

所有规则均被赋予严重性等级：

• 错误（Error）：必须修正的违规，否则无法签核。
• 警告（Warning）：需工程师逐项确认，可能影响良率或可靠性。
• 信息（Info）：仅供设计参考，不强制处理。 仅当 Error 全部清零（或获得代工厂正式豁免）时，DRC 签核方为通过。

5. 技术路线：主流 EDA 物理验证工具与市场格局

物理验证市场高度集中于三家 EDA 巨头，构成事实上的寡头垄断。以下为主要产品及其技术特点（公开资料整理，2023 年状况）：

• Siemens EDA Calibre：前 Mentor Graphics 的旗舰产品，长期占据物理验证市场营收份额第一（超过 50%，2022 年调研数据）。其优势在于与全球主流代工厂的深度绑定——几乎所有代工厂首批工艺设计套件（PDK）均以 Calibre 的 SVRF 格式提供规则文件。Calibre 采用层次化几何处理引擎并集成半形式化验证功能，工具链完整覆盖 DRC、LVS（版图与原理图比对）、寄生提取与 DFM。
• Synopsys IC Validator：作为后起之秀，IC Validator 与 Synopsys 自家的布局布线工具 ICC/ICC II、Fusion Compiler 深度整合，支持“在设计内（In-Design）”的 DRC，使设计者在布局阶段即可实时发现并修正常见违规，显著降低后期收敛压力。其分布式计算架构在超大规模芯片（如 AI 训练芯片）上展现出高可扩展性。
• Cadence Pegasus Verification System：Pegasus 是 Cadence 物理验证的现代新架构，原生支持大规模并行与云弹性计算，并可与 Cadence Virtuoso 定制设计平台和 Innovus 数字实现系统无缝衔接。其规则编译器和处理效率经过重新设计，针对 3nm 及以下工艺的大容量与模型化规则进行了优化。

代工厂通常为关键工艺提供基于上述三个平台的“黄金签核”（Golden Sign-off）规则套件，设计公司须至少选择其中之一。切换签核工具涉及重新验证全芯片结果的一致性，成本和风险极高，因此市场锁定效应明显。此外，工艺越先进，代工厂支持的签核工具数量越少，部分 3nm 工艺初期仅提供单一工具的黄金签核套件。

6. 上游：DRC 规则的来源——代工厂 DRM 的生成

DRC 执行的规则文件，其上游源头是代工厂的工艺开发团队与 EDA 供应商的深度协作，最终产物即为设计规则手册（DRM）。这一“上游”产出过程本身就是一个耗时数年的复杂工程。

规则生成的输入项：

1. 工艺仿真数据：基于 TCAD（工艺计算机辅助设计）对每一道制造工序（光刻、刻蚀、沉积、CMP）进行物理仿真，获取图形在硅片上的实际轮廓。
2. 硅片实测数据：通过短流程晶圆（Short-loop Wafer）和测试芯片，提取特定图形结构的电学参数和缺陷率。
3. 良率模型：将几何偏差与器件失效概率关联，设定规则的允差边界。

规则定义的迭代过程： 代工厂工程师根据上述数据，定义某条规则（如最小金属间距）的初始值。随后，EDA 工具商在其物理验证平台上基于此规则开发检查代码，代工厂在内部设计多种极端版图场景进行验证，确保规则能捕捉风险且不产生过量假错。这一迭代在先进节点（如 3nm）可能持续 12-18 个月，直至良率达到可量产水平。DRM 的每次版本更新（0.5、0.9、1.0）都对应规则的收紧、放松或新增，是工艺成熟度的直接映射。

国产化的上游瓶颈：中国大陆的代工厂（如 SMIC）在定义先进工艺 DRM 时，由于缺乏 EUV 等最前沿设备，其规则体系在光刻与多图案维度上与台积电、三星存在代际差异。同时，国产 EDA 企业在规则文件解析和签核引擎上仍处于追赶状态，目前主要以匹配成熟节点的 PDK 为主。

7. 下游：DRC 的运行流程与签核标准

DRC 的“下游”应用即芯片设计团队执行签核的完整流程。一次完整的全芯片 DRC 运行并非简单的“一键启动”，其标准流程严格且耗时。

1. 输入准备：用户提供最终版图 GDSII/OASIS 文件、工艺规则文件（Rule Deck）以及层映射表。版图版本必须在配置管理系统中严格冻结，后续任何微调都需重新运行。
2. 规则编译与分组：工具将规则文件编译为高效内部执行指令，并按掩模层、规则类型、优先级分组，生成执行计划，便于分布式计算与问题定位。
3. 全芯片批式运行：在自建集群或云端数千至数万 CPU 核心上执行分布式 DRC 作业。现代作业管理支持“即时浏览”，让工程师在运行结束前即可查看已发现的违规区域。
4. 结果分析与调试：工具输出违规坐标、图层、规则编号。工程师利用可视化平台（如 Calibre RVE、Cadence Virtuoso Layout Suite）层叠版图与违规标记，判断真伪违规。大批量违规常通过分类、聚类工具按模块、网络名、违规相似性进行归组，以定位系统性问题根源（如特定标准单元的边界设计不当）。
5. 修复与迭代：布局布线或版图工程师修正违规（金属推挤、通孔重布等），并重新运行分层或增量 DRC。增量 DRC 只针对修改区域重新检查，可将迭代周期从数小时缩至分钟级。
6. 最终签核：当自动规则检查无任何 Error，且所有人工豁免（Waiver）已被代工厂正式批准并记录在案，项目经理与 QA 签署 DRC 签核报告。该报告是流片审查的必备文件之一，随 GDSII 数据一同交付掩模厂。

签核标准绝不可打折。任何残留的几何违规在掩模制造（Mask Writing）和晶圆加工中都会被物理放大。一个经典的行业警示是：对于 5nm 工艺，版图上仅 1nm 的图形桥接，在硅片上便极可能产生致命短路或断路，导致芯片完全失效。

8. 受益公司：产业角色与价值链分布

DRC 签核生态涉及多个层级的公司，其受益方式各不相同。以下基于 2023 年公开格局梳理代表性公司及其角色。

EDA 供应商（第一层级受益者）

• Siemens EDA（Calibre）：物理验证市场营收龙头（2022 年份额超 50%）。受益于每条新工艺线带来的签核工具授权及维护费，客户涵盖全球前十大芯片设计公司与代工厂。
• Synopsys（IC Validator）：通过“In-Design”理念将 DRC 嵌入其数字设计全流程（Fusion Compiler），增强了客户粘性。其签核工具在 AI/GPU 等超大规模芯片领域增长显著。
• Cadence（Pegasus）：依托其模拟/混合信号设计（Virtuoso）和数字后端（Innovus）的既有生态，提供无缝的签核方案，在 3D-IC 多芯片联合验证上投入积极。 上述三家公司合计占据物理验证市场约 90% 以上的份额（2022 年调研数据），议价能力极强。

代工厂（规则定义者和签核背书者）

• 台积电（TSMC）：全球最先进工艺（N3、N5）的 DRM 定义者。其 PDK 和 DRC 签核标准成为事实上的行业规范，设计公司必须遵守。
• 三星电子（Samsung）：在 GAA 3nm 等节点率先定义新一类三维结构规则，是其争夺代工订单的技术壁垒之一。
• 中芯国际（SMIC）：成熟节点（28nm 以上）和部分先进节点的国产替代主力，其 DRM 和签核流程支撑了大量国内设计公司的本土流片。

芯片设计公司（规则执行者和受益者）

• 高性能计算与 AI 芯片：如 NVIDIA、AMD、华为海思等，是先进工艺 DRC 签核的最大消费者。其超大芯片面积和高频率对规则合规性极端敏感，为 EDA 工具分配了大量预算。DRC 收敛效率直接影响其产品上市时间。
• 智能手机 AP：如高通、联发科，面临功耗与性能的极致平衡需求，对 DRC 中与漏电、应力相关的可靠性规则尤为关注。
• 汽车电子：如英飞凌、恩智浦，受益于 DRM 中专用的高可靠性规则（冗余过孔、宽间距）。这些规则确保了车规芯片在 15 年以上的生命周期内的缺陷率接近零。

其他受益方

• IP 供应商（如 ARM、Cadence IP）：必须确保硬核 IP（如 DDR 物理层）在不同工艺的 DRC 下均能干净签核，DDR PHY 的 DRC 兼容性是 IP 交付的关键指标。
• 云服务商（如 AWS、Azure）：通过提供 EDA 云平台承载峰值 DRC 任务，获取计算租赁收入。

9. 市场规模与增长驱动

全球 EDA 物理验证市场的规模难以完全独立拆分，因为签核工具通常与数字/定制设计平台捆绑销售。但可根据整体 EDA 市场与公开调研数据做匡算与趋势描述。

市场数据

• 据 ESDA（电子系统设计联盟）统计，2022 年全球 EDA 及 SIP（半导体知识产权）市场总额约 140 亿美元。其中，物理设计与验证（Physical Design & Verification）作为最大子类别之一，约为 25 亿-30 亿美元规模（不含 IP）。
• 物理验证（DRC/LVS/寄生提取）是物理设计工具集的必选项。代工厂新工艺流片和设计公司新项目启动为其产生了刚性需求。据 Semico Research 预测（2022），专用物理验证工具市场 2023-2027 年的复合年增长率约为 8%-10%。

增长驱动因素

1. 节点演进：规则爆炸的直接拉动：从 16nm 到 3nm，规则数量增长数倍，单次 DRC 的计算复杂度指数级上升，迫使设计公司采购更多工具许可（License）或云核心小时。这是最核心的量价齐升逻辑。
2. 大型芯片的面积与晶体管数：AI/GPU 芯片面积常逼近整光罩极限（~800mm²），晶体管数达千万亿级别。此类芯片的单次全芯片 DRC 耗时和所需计算资源远超普通 SoC，直接推高工具许可需求。
3. 3D-IC 与多芯片系统：HBM 与逻辑芯片的堆叠需要跨 die 的联合 DRC，这是全新的签核需求，促使大厂更新或增购支持 3D-IC 的验证套件。
4. 地缘政治驱动的区域化投资：在中国大陆，自主化诉求催生了大量对成熟节点（28nm-130nm）的 DRC 签核支持和部分国产 EDA 采购，构成结构性增量。据公开报道，2021-2023 年华大九天、概伦电子等国内厂商已初步具备批量 DRC 服务能力，但市场份额占比仍低（公开资料未见精确份额数据）。

10. 玩家对比：三大 EDA 厂商物理验证方案深度对照

为清晰呈现主要玩家在产品层级和技术路线上的异同，以下对照 Siemens EDA（Calibre）、Synopsys（IC Validator）和 Cadence（Pegasus）的核心特性（基于 2023 年产品状态公开信息）：

国产 EDA 玩家：以华大九天、概伦电子为代表的本土厂商，已能提供覆盖成熟节点（130nm-28nm）的 DRC/LVS 工具并获部分国内代工厂签核背书。但在 16nm 及以下先进节点，其引擎在处理数万条复杂条件规则和海量层次版图时，精度和并行性能与三巨头仍存在代际差距（公开资料未见其先进节点签核的通用商用案例）。目前国产工具更多作为补充或在专用定制化领域应用。

11. 风险提示：先进工艺 DRC 收敛的陷阱

DRC 虽然是一种确定性检查，但在实际产业应用中面临多重风险，这些风险可能导致流片延误或良率损失。

• 规则理解偏差风险：设计规则手册晦涩且相互耦合，工程师对规则边界条件的误读（例如将跨电源域的间距规则应用于同一个域）可能造成系统性违规漏报。此类人为失误在最后签核阶段集中爆发，将引发项目延期。
• 工具与 PDK 版本不匹配：代工厂发布的 PDK（含 DRC Rule Deck）有严格版本对应关系。使用错误的工具版本或规则包进行签核，其结果无效。三星 3nm 早期工艺就曾出现因 EDA 工具版本未及时适配新规则格式导致签核返工的事件（公开报道，2022）。
• 局部修复引入全局违规：在修正金属间距时局部推挤线网，可能对跨越多个分区的顶层电源网络造成新的密度或间距违规。此类联动在约 800mm² 的大型 AI 芯片上尤为突出，需多次全芯片迭代，是最大的人力与算力成本风险。
• 过度依赖机器学习过滤器：部分公司内部使用 ML 模型预过滤违规，但不当的过滤可能遗漏致命的结构性错误。由于 ML 模型并非代工厂签核标准，直接基于 ML 结果跳过多项手动检查存在良率赌注风险。
• 3D-IC DRC 标准缺失风险：在混合键合等 3D 堆叠领域，上下 chiplet 的联合 DRC 尚无超越某一家代工厂的通用标准，不同代工厂和 EDA 供应商的实现方式互不兼容，跨厂封装的设计签核面临困境。
• 单点工具依赖：由于 Calibre 在代工厂侧的首发绑定，许多设计公司被迫形成单点工具依赖。一旦该工具出现许可证供应瓶颈或计算集群故障，备选方案切换几乎不可能在短期内完成。

12. 误读纠偏：关于 DRC 的八个常见谬误

产业界和投资分析中对 DRC 常存在以下误读，需逐一厘清：

1. “DRC 过干净就代表高良率”：错。DRC 仅是可通过几何规则检查，是良率的必要不充分条件。应力、热、电磁串扰等非几何效应导致的失效，DRC 完全无法覆盖。
2. “先进工艺 DRC 无非就是规则更多”：不全面。3nm 及以下的 DRC 引入了基于模型的内嵌仿真，其复杂在“规则形态”的变化（动态条件、曲线边界），而非单纯的条目数增加。
3. “用最强的 CPU 集群就能快速 DRC”：仅对一半。计算效率不仅取决于硬件，更依赖工具的分块算法和层次化处理能力。一个未经优化的规则执行顺序或低效的层次遍历同样会让数万核集群空转。
4. “开源 DRC 工具可以替代商业工具”：完全错误。KLayout、Magic 等开源工具在分析与教学领域表现优异，但它们不兼容主流代工厂的商业加密签核规则卡，无法获得工艺厂官方签核，不能用于任何需要流片的商业芯片。
5. “同一个设计在 Calibre 和 ICV 上结果一致”：不一定。虽然黄金签核套件以极高一致性为目标，但工具实现细节、默认容差、规则解析器的微小差异，确实可能在边界临界点上产生不同判定。代工厂通常指定一个“主签核工具”，结果以此为准。
6. “DRC 只是 tape-out 前做一次”：过时观念。现代设计流程已将 DRC 分解为设计中的轻量 DRC、模块级 DRC、顶层 DRC 和最终签核 DRC，贯穿从 floorplan 到 tape-out 的全周期。
7. “非先进节点，DRC 很简单”：这是对汽车电子等可靠性高压领域的误解。28nm 等成熟工艺叠加 AEC-Q100 车规要求后，额外可靠性规则条目繁多（冗余过孔、禁止特定图形），其跑规则的复杂度和算力需求并不低。
8. “豁免是常态，签核要求可以放宽”：大错。任何形式豁免均需代工厂书面批准，代工厂内部对此有极严苛的审批流程。擅自以自己判断替代代工厂签核是产业大忌，直接甩开了良率保障。

13. 最新事件与技术动态（截至 2023 年）

DRC 领域的技术迭代与产业事件在近三年内持续活跃。

• 3nm 工艺的 GAA 规则首次商用：三星于 2022 年宣布 3GAE 工艺量产，其 DRM 首次包含针对纳米片（Nanosheet）宽度、间距及垂直堆叠数的三维器件规则。台积电虽在 2023 年以 N3 家族延续 FinFET，但同样大幅增加了针对 Fin 边界效应和局部互连的复杂包围规则。
• 云爆发（Cloud Bursting）成为签核标配：2022-2023 年，针对超大 AI 芯片的 DRC 任务，AWS 和 Azure 上部署的 Cadence Pegasus 与 Synopsys IC Validator 签核实例达数万核并行，成为头部设计公司的常规操作。这大幅降低了对自有固定集群的采购峰值要求。
• 华为被 EDA 断供后国产签核加速：2022 年 Synopsys 等公司停止向华为提供先进工艺支持。作为应对，华为联合国内 EDA 企业和代工厂，加速推动基于成熟节点的 DRC 签核全链条国产化。公开报道显示，2023 年已实现 14nm 以上节点的部分国产 EDA 工具签核通关，但 7nm 及以下的验证仍面临挑战。
• OpenROAD 与开源 PDK 进展：Google 与 SkyWater 合作的 130nm 开源 PDK 在 2022-2023 年持续迭代，开源 DRC 工具集成度提升。这虽远离商业前沿，但在降低教育与研发门槛上具有重要生态意义。
• EDA 厂商推动“设计-签核融合”：Synopsys 的 Fusion Compiler 和 Cadence 的 iSpatial 技术在 2023 年强调了签核引擎与设计引擎共享数据结构，使得在布局布线阶段即可以签核精度运行部分 DRC，以期消灭签核阶段的意外违规。

14. 跟踪指标与信源导航

投资者、产业从业者及研究者可通过多维度指标跟踪 DRC 技术及市场演进。

核心跟踪指标

1. 代工厂 PDK 成熟度公告：台积电、三星等代工厂每次公布工艺进入“风险生产”或“量产”时，PDK 的版本号（如 v0.9、v1.0）。版本数距离 1.0 的时间差，直接反映 DRC 规则的稳定性与工艺就绪程度。
2. EDA 巨头季度财报中物理验证工具营收：Siemens DIS（数字化工业软件，含 EDA）季度业绩中，IC 验证部分的增长反映了先进节点的签核需求强度。Cadence 和 Synopsys 的季度报亦会披露定制化签核与数字设计签核的营收趋势。
3. 大型芯片项目的 tape-out 周期与次数：大型 AI 芯片、游戏 SoC 的流片周期如果从常规的 18 个月延至 24 个月以上，并公开提及“物理验证复杂性”，即表明 DRC 收敛成为工程瓶颈。
4. 云 EDA 提供商使用的计算核心小时数：AWS、Azure 等合作伙伴发布的由 EDA 云爆产生的 HPC（高性能计算）核心小时数增长曲线，是 DRC 算力需求的直接量化指标。
5. 国产 EDA 在晶圆厂的签核资质进展：公开可查询华大九天、概伦电子等是否获得除 130nm/90nm 之外更先进节点（55nm/40nm/28nm）的代工厂签核背书。

关键信源

• 代工厂官网: TSMC OIP, Samsung SAFE 联盟发布的技术论文和白皮书，是规则的权威源头。
• EDA 厂商技术博客与白皮书: Siemens EDA 的“Tessent 与 Calibre 技术文库”、Cadence 的“Breakfast Bytes”技术博客、Synopsys 的“From Silicon to Software”杂志。
• 学术与会议: SPIE Advanced Lithography 关于工艺与设计联动（DTCO）的论文、IEEE Transactions on CAD、DAC 和 ICCAD 年会中关于物理验证的论文。
• 标准组织: Si2（硅集成倡议）的 OpenAccess 和相关 DTCO 小组，关注数据模型和规则标准化进展。
• 行业调研机构: ESDA（电子系统设计联盟）的季度市场报告、Semico Research 和 Yole Intelligence 发布的 EDA 与工艺节点分析报告。

15. 信源与声明

本概念页内容基于截至 2023 年 12 月的公开文献、上市公司财报、行业调研机构数据、技术会议论文及代工厂与 EDA 合作伙伴的技术披露文件，并力求做到逐项逐数字标注源头。具体引用包括但不限于：IEEE 多篇 7nm/5nm/3nm 物理验证论文、Synopsys 2022 年分布式 DRC 技术白皮书、ESDA 2022 年度市场统计数据、以及 Siemens EDA、Cadence、三星等官方技术博客的公开数据。

本报告不含任何形式的股票买卖建议、投资推荐或对未来股价、汇率的涨跌预测。报告中出现的市场格局描述与分析仅用作产业技术背景参考。对于报告中标记为“公开资料未见”的字段，表明截止成稿时无可信的公开数据源支持，不做主观臆测。