設計規則檢查（DRC）
1. 3 秒看懂
DRC（Design Rule Check，設計規則檢查）是晶片物理設計階段強制執行的“幾何合規性體檢”。其本質是將包含數百億個多邊形、代表電路物理形狀的版圖資料（GDSII/OASIS 格式），與代工廠（Foundry）提供的製造約束規則集進行逐層、逐圖形的精確比對。DRC 的唯一使命是確認：版圖上繪製的每一根互連線、每一個接觸孔/過孔、每一塊阱區在物理上是否具備可製造性。DRC 檢查結果未獲“乾淨”籤核（即零違規或全部違規已獲代工廠書面豁免），晶片則絕無進入掩模製造與晶圓流片的可能。它是從設計到製造的“一票否決”門檻，是半導體產業中不可逾越的物理實現底線。
關鍵數字速覽（資料截至 2023 年）：
- 規則數量：7nm 約 1.5 萬條，5nm 約 2 萬條，3nm 預計超 2.5 萬條（來源：IEEE 文獻及代工廠公開資訊）。
- 市場集中度：Siemens EDA（Calibre）佔據物理驗證市場營收份額約 50% 以上，Synopsys（IC Validator）與 Cadence（Pegasus）分列其後（來源：公開調研機構資料，2022 年）。
- 計算規模：全晶片 DRC 任務可在數萬 CPU 核心的叢集上並行執行，週轉時間從數週縮短至數小時（來源：Synopsys 公開技術資料，2022 年）。
2. 3 分鐘產業解釋
先進晶片製造本質上是以奈米尺度進行的物理與化學“雕刻”。光刻、等離子體刻蝕、化學機械拋光（CMP）、薄膜沉積等數百道工序串聯並行，每一步都存在材料與光學極限。衍射效應導致設計圖形在矽片上不再是理想的直角多邊形，過刻蝕或欠刻蝕會擴大或縮小圖形尺寸，CMP 又因圖形密度差異產生蝶形凹陷或介質侵蝕。代工廠將所有這些物理、化學、機械限制轉化為一套幾何約束的數字化手冊——設計規則手冊（Design Rule Manual, DRM）。每一版工藝節點（例如 TSMC N5、Samsung 3GAE）都對應獨立的 DRM，其體量往往以萬條規則計。
DRC 規則的形態極為多樣：
- 最小寬度與間距：決定一條金屬線可安全加工的極限寬度，以及兩條相鄰線不被短路的極限間隔。
- 包圍與延伸：要求上層的接觸孔（Contact）或過孔（Via）必須被下層金屬完整包裹並留有足夠餘量，以吸收光刻對齊偏差。
- 面積與孔洞密度規則：避免孤立的金屬小島在刻蝕中出現脫落，也防止大面積金屬在 CMP 中產生凹陷。
- 多圖案（Multi-Patterning）著色規則：當單次光刻解析度不足時，單層版圖須拆分到兩重、三重甚至四重掩模上曝光，不同掩模上的圖形需滿足特定的同色/異色間距。
晶片設計公司使用電子設計自動化（EDA）物理驗證工具執行 DRC。市場由三大平台主導：Siemens EDA 的 Calibre、Synopsys 的 IC Validator 與 Cadence 的 Pegasus。工具產生違規的座標與圖形標記。任何未修正、或未取得代工廠書面豁免的 DRC 錯誤，都意味著該處版圖在晶圓上的良率、功耗、訊號完整性處於高度不可控狀態。因此，DRC 籤核是流片（tape-out）流程中不可跳過的強制性環節，其報告是交付掩模廠的必要檔案之一。
3. 技術原理
DRC 的計算核心是對超大規模平面幾何圖形集的布林運算與距離檢測，但其真正的工程挑戰在於計算效率和精準規則的建模。
基礎運算模型：以“Metal 1 最小間距 50nm”為例，引擎對該層所有多邊形執行“擴充套件（Expand）25nm”操作，然後將擴充套件圖形集與原始圖形集進行“相交（Intersection）”檢測。重疊之處即代表原始邊緣間距不足 50nm。對於條件規則——“若金屬線寬超過最小線寬 10 倍，則相鄰間距需額外增加 20nm”——引擎需先遍歷圖形識別出寬線，再對寬線邊緣有針對性地應用更嚴格的間距檢查，這涉及圖形拓撲分類與屬性傳播。
層次化處理：全晶片版圖若完全展平，含有數千億個多邊形，直接進行全域性幾何運算會導致記憶體溢位和計算時間不可接受。DRC 引擎的核心能力之一是層次化處理。其利用版圖中固有的單元（Cell）巢狀結構，首先在單元內部完成大部分規則的區域性檢查，並將結果複用於所有該單元的呼叫例項。只有跨越單元邊界、涉及頂層上下文關聯的規則（例如電源網格的連續性）才在更高層級或區域性展平區域執行。層次化的有效性取決於設計風格與規則複雜度，但它可將計算量減少數個數量級。
分散式平行計算：現代 DRC 工具將晶片全域按幾何分割槽切割為數千個相互有重疊的瓦片（Tiles），分發到包含數千個 CPU 核心的伺服器叢集上並行執行。重疊區保證了邊界圖形的規則檢查完整性。任務排程器依據各區多邊形密度動態分配計算資源，最小化網路通訊開銷。據 Synopsys 公開的技術資料（2022），通過動態負載均衡和高效資料分塊，全晶片 DRC 週轉時間已能從數週縮短至數小時。
從純幾何到模型嵌入：7nm 及以下節點，有相當比例的熱點（Hotspots）無法用簡單的寬度-間距規則描述。部分 DRC 已內嵌工藝模擬模型或光刻良率預測模型，對特定圖形組合進行快速輪廓模擬，並根據模擬輪廓輸出通過/違規判斷。這使得 DRC 正從“基於規則”向“基於模型”的方向演進，但其計算開銷顯著增加，目前主要用於關鍵層級和已知風險圖形。
4. 關鍵引數：設計規則分類體系與嚴重性等級
代工廠 DRM 的規則並非雜亂的堆砌，而是按照物理效應與工藝模組進行分類，一般可歸為以下幾大族。這些規則體系構成了 DRC 檢查的核心“引數集”。
基本佈線規則：涵蓋金屬與通孔的寬度、間距、面積、包圍、延伸、密度等。這是佔比最大的規則型別，直接決定了互連層的可實現性。 器件與阱區規則：定義有源區（擴散區）、多晶矽柵極、N/P 阱的形狀、間距、包圍關係，確保電晶體電學引數符合 SPICE 模型範圍。 閂鎖與 ESD 保護規則：專門針對閂鎖（Latch-up）防護所需的阱接觸間距、保護環寬度及間隔，以及靜電放電保護結構的最小尺寸和版面配置。 CMP 與填充規則：為達成平坦化指標，規定全域性與區域性圖形密度範圍（如 20%-80%），並強制要求插入虛擬金屬填充（Dummy Fill），同時填充金屬須滿足與訊號線的最小間距。 光刻與多重圖案規則：包含單層圖形的“不建議”範圍、掩模偏移規則、切割層與主體層的互動規則，以及多重圖案中的掩模排色與衝突規避規則。 應力與可靠性規則：在先進節點，電晶體溝道應力工程和雙應力層引入嚴格的形狀與鄰近限制，以及通過最大電流密度（電遷移規則，EM）間接影響的金屬寬度與通孔數量要求。
所有規則均被賦予嚴重性等級：
- 錯誤（Error）：必須修正的違規，否則無法籤核。
- 警告（Warning）：需工程師逐項確認，可能影響良率或可靠性。
- 資訊（Info）：僅供設計參考，不強制處理。 僅當 Error 全部清零（或獲得代工廠正式豁免）時，DRC 籤核方為通過。
5. 技術路線：主流 EDA 物理驗證工具與市場格局
物理驗證市場高度集中於三家 EDA 巨頭，構成事實上的寡頭壟斷。以下為主要產品及其技術特點（公開資料整理，2023 年狀況）：
- Siemens EDA Calibre：前 Mentor Graphics 的旗艦產品，長期佔據物理驗證市場營收份額第一（超過 50%，2022 年調研資料）。其優勢在於與全球主流代工廠的深度繫結——幾乎所有代工廠首批工藝設計套件（PDK）均以 Calibre 的 SVRF 格式提供規則檔案。Calibre 採用層次化幾何處理引擎並整合半形式化驗證功能，工具鏈完整覆蓋 DRC、LVS（版圖與原理圖比對）、寄生提取與 DFM。
- Synopsys IC Validator：作為後起之秀，IC Validator 與 Synopsys 自家的版面配置佈線工具 ICC/ICC II、Fusion Compiler 深度整合，支援“在設計內（In-Design）”的 DRC，使設計者在版面配置階段即可即時發現並修正常見違規，顯著降低後期收斂壓力。其分散式計算架構在超大規模晶片（如 AI 訓練晶片）上展現出高可擴充套件性。
- Cadence Pegasus Verification System：Pegasus 是 Cadence 物理驗證的現代新架構，原生支援大規模並行與雲端彈性計算，並可與 Cadence Virtuoso 定製設計平台和 Innovus 數字實現系統無縫銜接。其規則編譯器和處理效率經過重新設計，針對 3nm 及以下工藝的大容量與模型化規則進行了最佳化。
代工廠通常為關鍵工藝提供基於上述三個平台的“黃金籤核”（Golden Sign-off）規則套件，設計公司須至少選擇其中之一。切換籤核工具涉及重新驗證全晶片結果的一致性，成本和風險極高，因此市場鎖定效應明顯。此外，工藝越先進，代工廠支援的籤核工具數量越少，部分 3nm 工藝初期僅提供單一工具的黃金籤核套件。
6. 上游：DRC 規則的來源——代工廠 DRM 的生成
DRC 執行的規則檔案，其上游源頭是代工廠的工藝開發團隊與 EDA 供應商的深度協作，最終產物即為設計規則手冊（DRM）。這一“上游”產出過程本身就是一個耗時數年的複雜工程。
規則生成的輸入項：
- 工藝模擬資料：基於 TCAD（工藝計算機輔助設計）對每一道製造工序（光刻、刻蝕、沉積、CMP）進行物理模擬，獲取圖形在矽片上的實際輪廓。
- 矽片實測資料：通過短流程晶圓（Short-loop Wafer）和測試晶片，提取特定圖形結構的電學引數和缺陷率。
- 良率模型：將幾何偏差與器件失效機率關聯，設定規則的允差邊界。
規則定義的迭代過程： 代工廠工程師根據上述資料，定義某條規則（如最小金屬間距）的初始值。隨後，EDA 工具商在其物理驗證平台上基於此規則開發檢查程式碼，代工廠在內部設計多種極端版圖場景進行驗證，確保規則能捕捉風險且不產生過量假錯。這一迭代在先進節點（如 3nm）可能持續 12-18 個月，直至良率達到可量產水平。DRM 的每次版本更新（0.5、0.9、1.0）都對應規則的收緊、放鬆或新增，是工藝成熟度的直接對映。
國產化的上游瓶頸：中國大陸的代工廠（如 SMIC）在定義先進工藝 DRM 時，由於缺乏 EUV 等最前沿裝置，其規則體系在光刻與多圖案維度上與台積電、三星存在代際差異。同時，國產 EDA 企業在規則檔案解析和籤核引擎上仍處於追趕狀態，目前主要以匹配成熟節點的 PDK 為主。
7. 下游：DRC 的執行流程與籤核標準
DRC 的“下游”應用即晶片設計團隊執行籤核的完整流程。一次完整的全晶片 DRC 執行並非簡單的“一鍵啟動”，其標準流程嚴格且耗時。
- 輸入準備：使用者提供最終版圖 GDSII/OASIS 檔案、工藝規則檔案（Rule Deck）以及層對映表。版圖版本必須在配置管理系統中嚴格凍結，後續任何微調都需重新執行。
- 規則編譯與分組：工具將規則檔案編譯為高效內部執行指令，並按掩模層、規則型別、優先順序分組，生成執行計劃，便於分散式計算與問題定位。
- 全晶片批式執行：在自建叢集或雲端端數千至數萬 CPU 核心上執行分散式 DRC 作業。現代作業管理支援“即時瀏覽”，讓工程師在執行結束前即可檢視已發現的違規區域。
- 結果分析與除錯：工具輸出違規座標、圖層、規則編號。工程師利用視覺化平台（如 Calibre RVE、Cadence Virtuoso Layout Suite）層疊版圖與違規標記，判斷真偽違規。大批次違規常通過分類、聚類工具按模組、網路名、違規相似性進行歸組，以定位系統性問題根源（如特定標準單元的邊界設計不當）。
- 修復與迭代：版面配置佈線或版圖工程師修正違規（金屬推擠、通孔重布等），並重新執行分層或增量 DRC。增量 DRC 只針對修改區域重新檢查，可將迭代週期從數小時縮至分鐘級。
- 最終籤核：當自動規則檢查無任何 Error，且所有人工豁免（Waiver）已被代工廠正式批准並記錄在案，專案經理與 QA 簽署 DRC 籤核報告。該報告是流片審查的必備檔案之一，隨 GDSII 資料一同交付掩模廠。
籤核標準絕不可打折。任何殘留的幾何違規在掩模製造（Mask Writing）和晶圓加工中都會被物理放大。一個經典的行業警示是：對於 5nm 工藝，版圖上僅 1nm 的圖形橋接，在矽片上便極可能產生致命短路或斷路，導致晶片完全失效。
8. 受益公司：產業角色與價值鏈分佈
DRC 籤核生態涉及多個層級的公司，其受益方式各不相同。以下基於 2023 年公開格局梳理代表性公司及其角色。
EDA 供應商（第一層級受益者）
- Siemens EDA（Calibre）：物理驗證市場營收龍頭（2022 年份額超 50%）。受益於每條新工藝線帶來的籤核工具授權及維護費，客戶涵蓋全球前十大晶片設計公司與代工廠。
- Synopsys（IC Validator）：通過“In-Design”理念將 DRC 嵌入其數字設計全流程（Fusion Compiler），增強了客戶粘性。其籤核工具在 AI/GPU 等超大規模晶片領域增長顯著。
- Cadence（Pegasus）：依託其模擬/混合訊號設計（Virtuoso）和數字後端（Innovus）的既有生態，提供無縫的籤核方案，在 3D-IC 多晶片聯合驗證上投入積極。 上述三家公司合計佔據物理驗證市場約 90% 以上的份額（2022 年調研資料），議價能力極強。
代工廠（規則定義者和籤核背書者）
- 台積電（TSMC）：全球最先進工藝（N3、N5）的 DRM 定義者。其 PDK 和 DRC 籤核標準成為事實上的行業規範，設計公司必須遵守。
- 三星電子（Samsung）：在 GAA 3nm 等節點率先定義新一類三維結構規則，是其爭奪代工訂單的技術壁壘之一。
- 中芯國際（SMIC）：成熟節點（28nm 以上）和部分先進節點的國產替代主力，其 DRM 和籤核流程支撐了大量國內設計公司的本土流片。
晶片設計公司（規則執行者和受益者）
- 高效能運算與 AI 晶片：如 NVIDIA、AMD、華為海思等，是先進工藝 DRC 籤核的最大消費者。其超大晶片面積和高頻率對規則合規性極端敏感，為 EDA 工具分配了大量預算。DRC 收斂效率直接影響其產品上市時間。
- 智慧手機 AP：如高通、聯發科，面臨功耗與效能的極致平衡需求，對 DRC 中與漏電、應力相關的可靠性規則尤為關注。
- 汽車電子：如英飛凌、恩智浦，受益於 DRM 中專用的高可靠性規則（冗餘過孔、寬間距）。這些規則確保了車規晶片在 15 年以上的生命週期內的缺陷率接近零。
其他受益方
- IP 供應商（如 ARM、Cadence IP）：必須確保硬核 IP（如 DDR 物理層）在不同工藝的 DRC 下均能幹淨籤核，DDR PHY 的 DRC 相容性是 IP 交付的關鍵指標。
- 雲端服務商（如 AWS、Azure）：通過提供 EDA 雲端平台承載峰值 DRC 任務，獲取計算租賃營收。
9. 市場規模與增長驅動
全球 EDA 物理驗證市場的規模難以完全獨立拆分，因為籤核工具通常與數字/定製設計平台捆綁銷售。但可根據整體 EDA 市場與公開調研資料做匡算與趨勢描述。
市場資料
- 據 ESDA（電子系統設計聯盟）統計，2022 年全球 EDA 及 SIP（半導體智慧財產權）市場總額約 140 億美元。其中，物理設計與驗證（Physical Design & Verification）作為最大子類別之一，約為 25 億-30 億美元規模（不含 IP）。
- 物理驗證（DRC/LVS/寄生提取）是物理設計工具集的必選項。代工廠新工藝流片和設計公司新專案啟動為其產生了剛性需求。據 Semico Research 預測（2022），專用物理驗證工具市場 2023-2027 年的複合年增長率約為 8%-10%。
增長驅動因素
- 節點演進：規則爆炸的直接拉動：從 16nm 到 3nm，規則數量增長數倍，單次 DRC 的計算複雜度指數級上升，迫使設計公司採購更多工具許可（License）或雲端核心小時。這是最核心的量價齊升邏輯。
- 大型晶片的面積與電晶體數：AI/GPU 晶片面積常逼近整光罩極限（~800mm²），電晶體數達千萬億級別。此類晶片的單次全晶片 DRC 耗時和所需計算資源遠超普通 SoC，直接推高工具許可需求。
- 3D-IC 與多晶片系統：HBM 與邏輯晶片的堆疊需要跨 die 的聯合 DRC，這是全新的籤核需求，促使大廠更新或增購支援 3D-IC 的驗證套件。
- 地緣政治驅動的區域化投資：在中國大陸，自主化訴求催生了大量對成熟節點（28nm-130nm）的 DRC 籤核支援和部分國產 EDA 採購，構成結構性增量。據公開報道，2021-2023 年華大九天、概倫電子等國內廠商已初步具備批次 DRC 服務能力，但市場份額佔比仍低（公開資料未見精確份額資料）。
10. 玩家對比：三大 EDA 廠商物理驗證方案深度對照
為清晰呈現主要玩家在產品層級和技術路線上的異同，以下對照 Siemens EDA（Calibre）、Synopsys（IC Validator）和 Cadence（Pegasus）的核心特性（基於 2023 年產品狀態公開資訊）：
| 對比維度 | Siemens EDA Calibre | Synopsys IC Validator | Cadence Pegasus |
|---|---|---|---|
| 市場地位 | 物理驗證營收份額第一（大於50%，2022年） | 份額第二，增速強勁 | 份額第三，架構現代化 |
| 代工廠繫結深度 | 最強，幾乎所有代工廠首批PDK均以Calibre SVRF格式交付 | 強，主流代工廠提供籤核規則 | 強，主流代工廠提供籤核規則，但在部分先進節點的首發支援上略晚於Calibre |
| 核心架構 | 成熟可靠的層次化幾何引擎，整合多種驗證模式 | 與自家數字設計流程深度融合（Fusion Compiler生態），支援In-Design DRC | 原生支援大規模並行的新架構，專為雲端和3nm+最佳化 |
| 差異化優勢 | 規則覆蓋面最廣，對極端罕見覆雜圖形的檢查魯棒性最高，代工廠配合最深入 | 在設計早期“邊版面配置邊檢查”的能力最強，從設計到籤核的週期最短，尤其適合數字全流程使用者 | 對大規模雲端彈性計算的原生支援最優，與 Virtuoso 平台結合緊密，模擬/混合訊號領域的體驗極佳 |
| 主要挑戰 | 雲端化和架構演進節奏相對穩健，與競品自研設計的協同性略低 | 代工廠對第三方工具的初始規則支援仍以Calibre為基線，ICV 需持續追趕規則覆蓋率 | 追趕前兩大品牌的歷史積累和客戶存量需時間，尤其在代工廠的深度合作歷史略短 |
| 典型使用者 | 幾乎覆蓋全行業，對代工廠規則支援要求最高的模擬/AI晶片大廠 | 深度採用 Synopsys 全流程的大規模數字設計公司（如 NVIDIA 等） | 既用 Cadence 設計平台又有雲端端爆發需求的設計公司，尤以儲存、模擬/混合訊號為多 |
國產 EDA 玩家：以華大九天、概倫電子為代表的本土廠商，已能提供覆蓋成熟節點（130nm-28nm）的 DRC/LVS 工具並獲部分國內代工廠籤核背書。但在 16nm 及以下先進節點，其引擎在處理數萬條複雜條件規則和海量層次版圖時，精度和並行效能與三巨頭仍存在代際差距（公開資料未見其先進節點籤核的通用商用案例）。目前國產工具更多作為補充或在專用定製化領域應用。
11. 風險提示：先進工藝 DRC 收斂的陷阱
DRC 雖然是一種確定性檢查，但在實際產業應用中面臨多重風險，這些風險可能導致流片延誤或良率損失。
- 規則理解偏差風險：設計規則手冊晦澀且相互耦合，工程師對規則邊界條件的誤讀（例如將跨電源域的間距規則應用於同一個域）可能造成系統性違規漏報。此類人為失誤在最後籤核階段集中爆發，將引發專案延期。
- 工具與 PDK 版本不匹配：代工廠釋出的 PDK（含 DRC Rule Deck）有嚴格版本對應關係。使用錯誤的工具版本或規則包進行籤核，其結果無效。三星 3nm 早期工藝就曾出現因 EDA 工具版本未及時適配新規則格式導致籤核返工的事件（公開報道，2022）。
- 區域性修復引入全域性違規：在修正金屬間距時區域性推擠線網，可能對跨越多個分割槽的頂層電源網路造成新的密度或間距違規。此類聯動在約 800mm² 的大型 AI 晶片上尤為突出，需多次全晶片迭代，是最大的人力與算力成本風險。
- 過度依賴機器學習過濾器：部分公司內部使用 ML 模型預過濾違規，但不當的過濾可能遺漏致命的結構性錯誤。由於 ML 模型並非代工廠籤核標準，直接基於 ML 結果跳過多項手動檢查存在良率賭注風險。
- 3D-IC DRC 標準缺失風險：在混合鍵合等 3D 堆疊領域，上下 chiplet 的聯合 DRC 尚無超越某一家代工廠的通用標準，不同代工廠和 EDA 供應商的實現方式互不相容，跨廠封裝的設計籤核面臨困境。
- 單點工具依賴：由於 Calibre 在代工廠側的首發繫結，許多設計公司被迫形成單點工具依賴。一旦該工具出現許可證供應瓶頸或計算叢集故障，備選方案切換幾乎不可能在短期內完成。
12. 誤讀糾偏：關於 DRC 的八個常見謬誤
產業界和投資分析中對 DRC 常存在以下誤讀，需逐一釐清：
- “DRC 過乾淨就代表高良率”：錯。DRC 僅是可通過幾何規則檢查，是良率的必要不充分條件。應力、熱、電磁串擾等非幾何效應導致的失效，DRC 完全無法覆蓋。
- “先進工藝 DRC 無非就是規則更多”：不全面。3nm 及以下的 DRC 引入了基於模型的內嵌模擬，其複雜在“規則形態”的變化（動態條件、曲線邊界），而非單純的條目數增加。
- “用最強的 CPU 叢集就能快速 DRC”：僅對一半。計算效率不僅取決於硬體，更依賴工具的分塊演算法和層次化處理能力。一個未經最佳化的規則執行順序或低效的層次遍歷同樣會讓數萬核叢集空轉。
- “開源 DRC 工具可以替代商業工具”：完全錯誤。KLayout、Magic 等開源工具在分析與教學領域表現優異，但它們不相容主流代工廠的商業加密籤核規則卡，無法獲得工藝廠官方籤核，不能用於任何需要流片的商業晶片。
- “同一個設計在 Calibre 和 ICV 上結果一致”：不一定。雖然黃金籤核套件以極高一致性為目標，但工具實現細節、預設容差、規則解析器的微小差異，確實可能在邊界臨界點上產生不同判定。代工廠通常指定一個“主籤核工具”，結果以此為準。
- “DRC 只是 tape-out 前做一次”：過時觀念。現代設計流程已將 DRC 分解為設計中的輕量 DRC、模組級 DRC、頂層 DRC 和最終籤核 DRC，貫穿從 floorplan 到 tape-out 的全週期。
- “非先進節點，DRC 很簡單”：這是對汽車電子等可靠性高壓領域的誤解。28nm 等成熟工藝疊加 AEC-Q100 車規要求後，額外可靠性規則條目繁多（冗餘過孔、禁止特定圖形），其跑規則的複雜度和算力需求並不低。
- “豁免是常態，籤核要求可以放寬”：大錯。任何形式豁免均需代工廠書面批准，代工廠內部對此有極嚴苛的審批流程。擅自以自己判斷替代代工廠籤核是產業大忌，直接甩開了良率保障。
13. 最新事件與技術動態（截至 2023 年）
DRC 領域的技術迭代與產業事件在近三年內持續活躍。
- 3nm 工藝的 GAA 規則首次商用：三星於 2022 年宣佈 3GAE 工藝量產，其 DRM 首次包含針對奈米片（Nanosheet）寬度、間距及垂直堆疊數的三維器件規則。台積電雖在 2023 年以 N3 家族延續 FinFET，但同樣大幅增加了針對 Fin 邊界效應和區域性互連的複雜包圍規則。
- 雲端爆發（Cloud Bursting）成為籤核標配：2022-2023 年，針對超大 AI 晶片的 DRC 任務，AWS 和 Azure 上部署的 Cadence Pegasus 與 Synopsys IC Validator 籤核實例達數萬核並行，成為頭部設計公司的常規操作。這大幅降低了對自有固定叢集的採購峰值要求。
- 華為被 EDA 斷供後國產籤核加速：2022 年 Synopsys 等公司停止向華為提供先進工藝支援。作為應對，華為聯合國內 EDA 企業和代工廠，加速推動基於成熟節點的 DRC 籤核全鏈條國產化。公開報道顯示，2023 年已實現 14nm 以上節點的部分國產 EDA 工具籤核通關，但 7nm 及以下的驗證仍面臨挑戰。
- OpenROAD 與開源 PDK 進展：Google 與 SkyWater 合作的 130nm 開源 PDK 在 2022-2023 年持續迭代，開源 DRC 工具整合度提升。這雖遠離商業前沿，但在降低教育與研發門檻上具有重要生態意義。
- EDA 廠商推動“設計-籤核融合”：Synopsys 的 Fusion Compiler 和 Cadence 的 iSpatial 技術在 2023 年強調了籤核引擎與設計引擎共享資料結構，使得在版面配置佈線階段即可以籤核精度執行部分 DRC，以期消滅籤核階段的意外違規。
14. 追蹤指標與信源導航
投資者、產業從業者及研究者可通過多維度指標追蹤 DRC 技術及市場演進。
核心追蹤指標
- 代工廠 PDK 成熟度公告：台積電、三星等代工廠每次公佈工藝進入“風險生產”或“量產”時，PDK 的版本號（如 v0.9、v1.0）。版本數距離 1.0 的時間差，直接反映 DRC 規則的穩定性與工藝就緒程度。
- EDA 巨頭季度財報中物理驗證工具營收：Siemens DIS（數字化工業軟體，含 EDA）季度業績中，IC 驗證部分的增長反映了先進節點的籤核需求強度。Cadence 和 Synopsys 的季度報亦會揭露定製化籤核與數字設計籤核的營收趨勢。
- 大型晶片專案的 tape-out 週期與次數：大型 AI 晶片、遊戲 SoC 的流片週期如果從常規的 18 個月延至 24 個月以上，並公開提及“物理驗證複雜性”，即表明 DRC 收斂成為工程瓶頸。
- 雲端 EDA 提供商使用的計算核心小時數：AWS、Azure 等合作伙伴釋出的由 EDA 雲端爆產生的 HPC（高效能運算）核心小時數增長曲線，是 DRC 算力需求的直接量化指標。
- 國產 EDA 在晶圓廠的籤核資質進展：公開可查詢華大九天、概倫電子等是否獲得除 130nm/90nm 之外更先進節點（55nm/40nm/28nm）的代工廠籤核背書。
關鍵信源
- 代工廠官網: TSMC OIP, Samsung SAFE 聯盟釋出的技術論文和白皮書，是規則的權威源頭。
- EDA 廠商技術部落格與白皮書: Siemens EDA 的“Tessent 與 Calibre 技術文庫”、Cadence 的“Breakfast Bytes”技術部落格、Synopsys 的“From Silicon to Software”雜誌。
- 學術與會議: SPIE Advanced Lithography 關於工藝與設計聯動（DTCO）的論文、IEEE Transactions on CAD、DAC 和 ICCAD 年會中關於物理驗證的論文。
- 標準組織: Si2（矽整合倡議）的 OpenAccess 和相關 DTCO 小組，關注資料模型和規則標準化進展。
- 行業調研機構: ESDA（電子系統設計聯盟）的季度市場報告、Semico Research 和 Yole Intelligence 釋出的 EDA 與工藝節點分析報告。
15. 信源與宣告
本概念頁內容基於截至 2023 年 12 月的公開文獻、上市公司財報、行業調研機構資料、技術會議論文及代工廠與 EDA 合作伙伴的技術揭露檔案，併力求做到逐項逐數字標註源頭。具體引用包括但不限於：IEEE 多篇 7nm/5nm/3nm 物理驗證論文、Synopsys 2022 年分散式 DRC 技術白皮書、ESDA 2022 年度市場統計資料、以及 Siemens EDA、Cadence、三星等官方技術部落格的公開資料。
本報告不含任何形式的股票買賣建議、投資推薦或對未來股價、匯率的漲跌預測。報告中出現的市場格局描述與分析僅用作產業技術背景參考。對於報告中標記為“公開資料未見”的欄位，表明截止成稿時無可信的公開資料來源支援，不做主觀臆測。