Die-to-Die 互连

3 秒看懂

Die-to-Die 互连是小芯片之间的高带宽、低延迟短距数据通道，把多颗裸片“缝合”成完整处理器，是 Chiplet 架构的神经纤维。它决定了拆片后性能是否被通信开销吞噬。

3 分钟产业解释

单芯片面积逼近光罩极限（reticle limit，约 858 mm²），良率随面积指数级恶化，成本曲线在 16nm 后急剧陡峭。行业共识方案是把大芯片拆成多个小芯粒（Chiplet），再用先进封装拼回系统级功能。Die-to-Die（D2D）互连就是这些芯粒之间的数据桥梁。

物理层上，D2D 互连穿过硅中介层的微米级走线，或在有机基板上以更宽线距运行，甚至通过混合键合实现面对面铜-铜直连。协议层曾高度碎片化：AMD 的 Infinity Fabric、NVIDIA 的 NVLink-C2C、Intel 的 AIB 各成体系。2022 年 UCIe 联盟成立后，行业首次拥有了覆盖物理层、链路层、适配层的开放标准，兼容并行与串行 PHY，目标让不同厂商的 Chiplet 在协议层面互操作。

产业链上，D2D 互连夹在“芯片设计—先进封装—系统集成”的三岔口：上游是 EDA 工具和接口 IP；中游是晶圆代工厂的封装平台（台积电 CoWoS/SoIC、三星 I-Cube/X-Cube、Intel EMIB/Foveros）；下游是 HPC/AI 芯片、服务器 CPU、网络处理器厂商。据 Yole Group 2024 年数据，先进封装市场中与 D2D 直接相关的 2.5D/3D 封装收入约 90-110 亿美元（2023 年口径），复合年增长率约 18-22%。

技术原理

物理通道与介质分类

Die-to-Die 链路按信号承载介质分为四类，各自对应的电气特性决定 PHY 架构选择：

硅中介层走线 典型为台积电 CoWoS-S 结构，在硅晶圆上制作微米级金属互连层，线宽/线距可达 0.4 μm 以下。硅的介电损耗极低，支持高密度并行总线，但成本较高，且受中介层面积限制（当前量产上限约 3.3 倍光罩面积）。

硅桥 Intel EMIB 为代表：在有机基板内嵌入小片硅桥接芯片，仅在需要高密度互连的裸片边缘放置。线宽/线距约 1-2 μm，损耗介于硅中介层与有机基板之间，优势是省去整片中个层，成本灵活。

有机基板走线 传统 FC-BGA 基板上的铜走线，线宽/线距通常 8-15 μm，损耗较大（在 10 GHz 下衰减可达 0.5-1.0 dB/mm）。适合引脚数较少的高速串行链路，走线长度可延伸至数十毫米。

3D 混合键合 上下芯片铜焊盘在室温下直接热压接合，无需微凸块。键合间距可压缩到 1 μm 以下（量产水平目前约 6-10 μm），寄生电容和电感极低，连接密度比微凸块方案高 2-3 个数量级。台积电 SoIC、三星 X-Cube、Intel Foveros Direct 均属此类。

PHY 架构双轨

并行 PHY 多比特同步传输，每 Lane 可为单端或差分。典型 HBM 的 1024 位宽总线即属此类，使用源同步时钟（前向时钟），接收端通过 DLL/PLL 重定时。走线长度须严格匹配以控制偏斜（skew）。数据率每引脚 2-16 Gbps，总带宽可达 TB/s 级。优势是能效极佳（< 0.5 pJ/bit），劣势是引脚密度要求极高，仅适合中介层或混合键合场景。

串行 PHY 基于 SerDes 架构，每 Lane 为全双工差分对。通过嵌入时钟（如 128b/130b 编码）避免独立时钟通道，可容忍更大通道损耗。典型数据率 16-112 Gbps 每 Lane，采用 PAM-4 或 NRZ 调制。优势是引脚少、走线长，可跨有机基板；劣势是能效通常 1-3 pJ/bit，且串行化/解串（SerDes）带来额外延迟。

UCIe 标准 PHY 分类 UCIe 1.0/1.1 定义两种 PHY 模式：

• 标准封装（Standard Package）：针对有机基板，使用多引脚并行传输，数据率 4-16 Gbps/引脚，最大通道损耗约 10 dB。
• 先进封装（Advanced Package）：针对硅中介层/硅桥，超短距，数据率 16-32 Gbps/引脚，最大损耗约 3 dB。 两种 PHY 互不兼容，但共享同一适配层协议。UCIe 2.0（2024 年草案阶段）正向 3D 混合键合场景扩展。

协议栈分层

D2D 互连的协议栈借鉴 PCIe/CXL 分层思想，典型结构如下（自上而下）：

数据从发送端适配层打包后经链路层组帧，分派到多个逻辑 Lane 并行/串行传输，接收端反向解帧并纠错后提交给片上网络（NoC）。时钟架构多采用前向时钟（forward clock），由发送端伴随数据发出同步时钟，接收端据此采样训练。

缓存一致性与 D2D 耦合

高性能 Chiplet 架构（如 AMD EPYC、NVIDIA Grace Hopper）将 D2D 互连直接耦合到缓存一致性协议。AMD 的 EPYC 处理器通过 Infinity Fabric over D2D，在多个 CCD（Core Complex Die）与 IOD（I/O Die）之间维护目录式（directory-based）一致性，允许跨片共享最后一级缓存。NVIDIA NVLink-C2C 在 Grace CPU 与 Hopper GPU 间提供 900 GB/s 一致性带宽（2023 年 Grace Hopper 公开规格），使得 GPU 可以直接访问 CPU 内存。

关键参数

核心指标体系

带宽密度 单位海岸线长度（beachfront）或单位面积的带宽。并行 PHY 在中介层上可达 > 1 Tbps/mm，串行 SerDes 在有机基板上约 50-200 Gbps/mm，混合键合在垂直方向可到 > 2 Tbps/mm²（面积密度）。该指标决定在有限裸片边缘或面积内能容纳多少互连通道。

能效 每比特传输能耗（pJ/bit），等于 PHY 总功耗除以总带宽。当前先进水平：硅中介层并行 PHY 为 0.1-0.5 pJ/bit，有机基板串行 PHY 为 1-3 pJ/bit，混合键合可低至 < 0.05 pJ/bit（ISSCC 2024 学术论文数据，未量产验证）。能效直接影响芯片总功耗预算中互连占比。

链路延迟 从发送端适配层入口到接收端适配层出口的裸延迟。先进封装下通常 < 5 ns；串行 PHY 因 SerDes 和 FEC 增加 10-30 ns。缓存一致性事务对延迟敏感，延迟过高会拖累有效带宽，需协议层优化。

误码率 纠错前原始误码率（raw BER）通常要求 < 1e-12；纠错后 < 1e-15 或更好。中介层走线因损耗低可天然满足，有机基板长距需要 FEC 辅助。

凸块/键合间距 微凸块间距当前量产水平为 40-55 μm（Intel EMIB、台积电 CoWoS），混合键合进入 6-10 μm（SoIC、X-Cube）。间距决定互连物理密度上限。

通道最大长度 硅中介层：通常 < 2-3 mm；硅桥：可达 10-20 mm；有机基板：数厘米。更长距离给予芯片布局更多自由度，但牺牲信号完整性。

多协议承载能力 是否支持缓存一致性协议（CXL.cache、CCIX）或仅支持流式数据传输。一致性支持要求链路层提供低延迟、无丢弃的可靠传输语义。

参数间的折中

• 带宽密度↑ → 能效通常↑，但封装成本↑、良率↓
• 数据率↑ → 能效↓、发热↑ → 需要更复杂均衡
• 延迟↓ → 通常需要更短的物理通道和更简化的协议栈
• 可靠性↑ → FEC 开销↑ → 有效带宽↓、延迟↑ 设计需在整芯片热约束、成本天花板、目标工作负载特性下综合权衡。

技术路线

并行高密度路线

代表：HBM 的 1024 位宽总线、UCIe 标准封装模式。依赖硅中介层或硅桥提供微米级走线，以极高引脚数换取带宽。HBM3 单栈带宽 819 GB/s（2022 年 JEDEC 标准），HBM4 规划中通过混合键合进一步提升。优势是能效和延迟最佳，劣势是封装成本高、中介层面积受限。

高速串行路线

代表：NVIDIA NVLink-C2C、AMD Infinity Fabric 的 SerDes 模式、UCIe 先进封装模式。以较少差分对实现高带宽，单 Lane 速率 32-112 Gbps。适合有机基板或多芯片长距互连。优势是布局灵活、封装成本较低，劣势是能效和延迟不如并行方案。

3D 混合键合路线

代表：台积电 SoIC、AMD 3D V-Cache（2022 年首发于 Ryzen 7 5800X3D）。通过铜-铜直接键合实现逻辑与逻辑、逻辑与存储的垂直堆叠。键合间距可至 1 μm 级，连接密度极大，寄生最小。当前主要用于缓存堆叠，未来向逻辑-逻辑堆叠扩展（台积电 3DFabric 路线图，2024 年公开简报）。

光学互连探索路线

代表：Ayar Labs 的 TeraPHY 微环调制器光 I/O、Intel 共封装光学（CPO）研究。用光波导替代铜走线，理论带宽密度和能效可再提高一个数量级，延迟与铜相当。当前处于小规模验证阶段，量产时间窗预计 2028-2030 年（据 Ayar Labs 2024 年技术路线图公开声明）。

路线对比量化表

注：数据为行业公开估计范围，具体数值因实现方式和工艺节点而异。2024 年后的量产数据以各公司官方发布为准。

上游

EDA 与 IP 供应商

多芯片协同设计需要跨片时序分析、多物理场联合仿真、3D-IC 布局布线工具。Cadence Integrity 3D-IC、Synopsys 3DIC Compiler 是两大主力平台（2023-2024 年商业可用）。接口 IP 方面：

• Synopsys 提供 DesignWare UCIe PHY/Controller IP，覆盖标准封装和先进封装，已通过 5nm 硅验证（2023 年新闻稿）
• Cadence 提供 UCIe PHY/Controller IP，宣称支持 16-24 Gbps
• Alphawave Semi 以高速 SerDes IP 见长，D2D IP 支持 112 Gbps 每 Lane（2024 年技术公告）
• 小型 IP 公司如 Eliyan 推出 NuLink PHY，试图在标准封装上实现类先进封装的性能

晶圆代工与封装平台

• 台积电：CoWoS（Chip-on-Wafer-on-Substrate）2.5D 封装，2023 年产能约 14-16 万片/月（晶圆当量）；SoIC 3D 混合键合于 2023 年小批量。2024 年宣布扩充 CoWoS 至约 2 倍产能（公司财报电话会指引）
• 三星：I-Cube（2.5D）、X-Cube（3D）封装，2023 年推出 I-Cube S 变体支持更大中介层；X-Cube 使用微凸块，混合键合版本在研
• Intel：EMIB（硅桥）已用于 Stratix 10 FPGA、Ponte Vecchio GPU；Foveros 3D 堆叠用于 Meteor Lake（2023 年出货）；Foveros Direct 混合键合规划中。Intel Foundry 对外提供封装代工服务（2024 年 IFS Direct 活动公开）

封装基板与中介层

• 有机基板：Ibiden、Shinko、Unimicron 主导高端 FC-BGA 基板，层数可达 20-26 层（2023 年量产水平）。ABF 载板长期处于供给紧张，扩产周期 2-3 年
• 硅中介层：主要由台积电、三星自制；第三方如 Xperi（Invensas）提供中介层 IP 方案
• 中介层制造需要硅通孔（TSV）工艺，深宽比控制为核心壁垒

测试与设备

• KGD（Known Good Die）测试是 Chiplet 经济性的前提瓶颈：必须在线识别坏片，否则封装后良率急剧恶化。Advantest、Teradyne 的晶圆探针台为关键设备
• 边界扫描和 D2D 链路内建自测试（BIST）方案由 EDA 内嵌，但跨片测试的统一标准尚未成熟
• 混合键合对晶圆表面清洁度和对准精度要求极高，东京电子、应用材料、EV Group 等设备商受益

下游

高性能计算与 AI 芯片

最大驱动力。NVIDIA H100/B100（Hopper/Blackwell 架构）使用 CoWoS 封装多颗 GPU 芯粒及 HBM；AMD Instinct MI300X（2023 年发布）使用 4 颗 CDNA3 芯粒加 8 堆栈 HBM3，D2D 互连通过硅中介层承载 Infinity Fabric。据 IDC 2024 年数据，AI 服务器 GPU 市场规模约 520 亿美元（2023 年），带动先进封装需求增长超 40%。

服务器与 PC 处理器

AMD 自 Zen 2（2019 年）起使用 Chiplet 架构，EPYC 5 代（Turin，2024 年发布预期）延续 CCD+IOD 方案，D2D 使用 Infinity Fabric over 硅中介层或有机基板。Intel Meteor Lake（2023 年）对消费级首次使用 Foveros 3D 堆叠，将计算、GPU、SoC、I/O 四个芯粒集成为一个处理器。下游覆盖全球数据中心 CPU 市场（约 600 亿美元，2023 年，Mercury Research 口径）和 PC CPU 市场。

网络与存储处理器

DPU/IPU（NVIDIA BlueField、Intel IPU）、SmartNIC、存储控制器的 Chiplet 化尚处早期，但趋势明确。将协议处理与加速单元分离到不同工艺节点可优化成本。Marvell、Broadcom 在定制 ASIC 中引入 Chiplet 架构（公开未披露 D2D 规格细节）。

FPGA 与异构加速器

Intel Stratix 10（2018 年）用 EMIB 连接 FPGA 与收发器、HBM；Xilinx（AMD）Versal 系列用中介层集成 AI 引擎与 FPGA。FPGA 芯片的 Chiplet 化使得不同模拟/数字功能的工艺独立优化成为可能。

消费电子与汽车

高端手机 AP 仍以单芯片为主（面积阈值以下）。但汽车 ADAS SoC（如 Mobileye EyeQ Ultra、NVIDIA Thor，2024-2025 路线图公开信息）规划使用 Chiplet 集成，利用 D2D 实现算力与功能安全隔离。消费电子领域，苹果 M Ultra 系列已用硅中介层连接两颗 M Max 芯粒（2022 年 Mac Studio）。

受益公司

代工/封装龙头

台积电（TSM）：CoWoS 产能是 AI GPU 出货瓶颈，2023-2024 年连续两轮紧急扩产。据公司 2024 Q1 财报电话会，封装收入同比增超 60%，CoWoS 产能规划 2025 年达约 2023 年的 2 倍。先进封装毛利率逐步接近公司平均。

英特尔（INTC）：EMIB 和 Foveros 是 IDM 2.0 战略的核心组成。Meteor Lake 使用 Foveros 封装，2024 年开始对外提供代工封装服务。先进封装是 Intel Foundry 差异化竞争优势（2024 年 IFS Direct 公开演示）。

三星（005930.KS）：I-Cube 和 X-Cube 服务对外客户，2023 年获 AI 芯片客户订单（公司代工论坛发布）。3D 混合键合路线图对齐台积电，执行落后约 1-2 年（分析师共识）。

EDA/IP 厂商

Synopsys（SNPS）：UCIe IP 覆盖最广，配套 3DIC Compiler 工具，先进封装带来 EDA 增量收入。2023 财年总收入约 59 亿美元（公司年报），先进节点设计收入占比上升。

Cadence（CDNS）：Integrity 3D-IC 平台，UCIe IP 在多家客户验证。与台积电 3DFabric 联盟深度合作（2023 年联合新闻稿）。

Alphawave Semi（AWE）：上市后聚焦高速 SerDes IP，D2D 产品线涵盖 16-112 Gbps，在定制 ASIC 市场获取订单（公司 2023 年报）。

终端芯片厂商

AMD（AMD）：Chiplet 架构最激进采用者之一，Infinity Fabric over D2D 覆盖 EPYC、Ryzen、Radeon 全线。3D V-Cache 混合键合差异化明显，在服务器 CPU 市场获得份额（Mercury Research：EPYC 服务器份额 2023 年约 23-25%）。

NVIDIA（NVDA）：NVLink-C2C 为 Grace Hopper 提供 900 GB/s 一致性互连。封裝依赖台积电 CoWoS，产能获取是交付能力的关键约束。2024 财年数据中心收入约 475 亿美元（公司年报），AI GPU 出货约 200 万颗（行业估计）。

博通（AVGO）、Marvell（MRVL）：定制 ASIC（Google TPU、AWS Trainium 等）中采纳 Chiplet 架构，驱动 D2D 互连需求（通过代工厂平台承载，芯片设计公司不直接暴露物理 D2D 规格）。

封装基板

Ibiden（4062.T）、Shinko（6967.T）、Unimicron（3037.TW）：高端 ABF 载板对先进封装不可或缺。容量持续扩张，但受限于资本密集型扩产。2023 年 ABF 载板市场约 90 亿美元（Prismark 估计），预计 2027 年达 150-180 亿美元。

市场规模

先进封装与 D2D 直接相关市场

据 Yole Group《Advanced Packaging Quarterly Market Monitor》（2024 Q1 版），2023 年先进封装市场总收入约 440 亿美元，其中 2.5D/3D 封装约 90-110 亿美元。2023-2029 年 2.5D/3D 封装收入复合年增长率（CAGR）约 18-22%，预计 2029 年达到 250-300 亿美元。D2D 接口 IP 是其中快速增长的子集，2023 年市场规模约 2-3 亿美元（IPnest 口径），预计 2028 年 CAGR 约 30-40%。

产能与出货量

台积电 CoWoS 产能（按 12 寸晶圆当量）：

• 2022 年：约 8 万片/月
• 2023 年：约 12-16 万片/月（下半年扩产到位）
• 2024 年目标：约 25-30 万片/月（公司指引，2024 Q1 法说）
• 2025 年规划：约 35-40 万片/月（供应链消息，公司未证实）

英特尔 EMIB 与 Foveros 未披露具体产能数字。三星 I-Cube/X-Cube 公开资料未见产能数据。

Chiplet 处理器出货

据 Omdia 2024 年报告，Chiplet 架构处理器出货量 2023 年约 6,500-7,000 万颗（含 AMD 全系、Intel Meteor Lake、Apple M Ultra），预计 2028 年达 2-3 亿颗，届时占高性能处理器出货比重超 30%。每颗 Chiplet 处理器平均搭载 2-6 个芯粒，D2D 互连通道数随芯粒数增加。

下游驱动力结构

• AI/ML 训练和推理芯片：贡献最大增量，2024-2025 年尤为显著
• 服务器 CPU：稳定增长，AMD EPYC 市占提升、Intel Xeon 转型 Chiplet
• 网络/存储 ASIC：基期较低，远期潜力
• 消费/汽车：可寻址市场大但渗透慢

注：上述市场数据来自第三方报告摘要，口径和修订需查询原始报告。公司内部规划可能与公开估计有偏差。

玩家对比

代工封装平台三维对比

IP 供应商对比

Synopsys 和 Cadence 在 D2D IP 领域形成双寡头，均提供完整 UCIe 解决方案并通过主要工艺节点硅验证。Alphawave Semi 以更高数据率 SerDes 差异化（112 Gbps vs 同行 16-32 Gbps）。Eliyan 在标准封装串行 PHY 上有差异化方案，但规模较小（初创公司，2023 年 A 轮融资约 4,000 万美元，公开报道）。

芯片设计公司的 D2D 方案对比

注：各公司私有方案的实际物理层细节多为商业机密，公开数据有限。

风险

标准碎片化风险

UCIe 虽获广泛背书（联盟成员 120+，2024 年），但核心芯片厂商（AMD、NVIDIA）仍在核心产品中使用私有 D2D 方案。Chiplet 多源混搭的理想形态——任意公司的计算芯粒+任意公司的 I/O 芯粒——短期内无法实现，因为上层一致性协议和适配层仍需要深度联调。标准落地慢于预期可能限制 IP 供应商的可寻址市场。

封装产能与成本风险

先进封装（尤其 CoWoS）产能近年持续紧平衡，台积电议价能力较强，芯片设计公司的封装成本难以随节点微缩显著下降。据行业估算（第三方供应链分析），2.5D 封装额外成本约占总芯片成本的 20-35%（高端场景），如果成本下降斜率低于预期，Chiplet 方案的性价比优势将弱于单芯片。

良率与供应链风险

Chiplet 总良率 = KGD 良率 × 封装良率。KGD 测试覆盖率不足将导致“已知良品未必良”，封装后良率损失放大。硅中介层面积越大，TSV 缺陷导致报废的概率越高。另外，高端 ABF 基板产能集中于日系供应商（Ibiden、Shinko），地缘与供应链中断风险客观存在。

技术竞赛风险

3D 混合键合是公认的下一代方案，但量产挑战大：晶圆对准精度（< 0.5 μm）、界面洁净度、热膨胀失配、散热路径设计等问题尚未完全解决。如量产的混合键合方案大幅延迟、或出现可靠性问题（如键合界面退化），可能打乱相关公司的技术路线图时间表。

竞争替代风险

光互连、共封装光学（CPO）远期可能替代部分电气 D2D 场景。如果光学方案提前成熟（2027-2028 年前进入规模量产），现有电气 D2D 的投资回报周期将压缩。目前光学方案仍处于技术验证阶段，但技术路线突变的风险不可忽视。

客户集中度风险

D2D 互连的终端需求高度集中于少数 AI 芯片客户（尤其 NVIDIA）。若 AI 投资热潮降温或 GPU 架构转向更大单芯片（例如通过工艺突破提高单芯片面积上限），D2D 需求增速将骤降。公开资料显示台积电先进封装前三大客户集中度较高。

误读纠偏

误读 1：“D2D 互连就是高速 SerDes”

纠偏：D2D 互连包含宽并行接口与高速串行接口两大分支。HBM 使用的 1024 位并行总线并非 SerDes——它使用源同步并行传输，没有嵌入时钟，每比特能耗远低于同带宽的 SerDes 方案。UCIe 也定义了并行 PHY（标准封装）和串行 PHY（先进封装）两类。两者物理层完全异构，不能混为一谈。

误读 2：“用了 UCIe 就能任意混搭芯片”

纠偏：UCIe 标准化了物理层和链路层，但适配层之上的协议（CXL、一致性模型）仍需对齐。不同厂商的 Chiplet 即使物理可连，也可能在事务层不兼容。且标准封装 PHY 和先进封装 PHY 互不兼容——如果在设计阶段选择了标准封装方案，就无法连接到先进封装生态的芯粒。选型时即被锁定，并非“通用接口”。

误读 3：“带宽密度越高越好”

纠偏：极高带宽密度的并行总线（如 > 2 Tbps/mm 海岸线）需要硅中介层承载，大幅增加封装成本和面积约束。而高速串行 PHY 虽然带宽密度低，但可跨越有机基板，布局更灵活，封装成本更低。设计需要在芯片总热预算、封装总成本、目标工作负载的带宽-延迟敏感度间权衡。系统级最优未必是参数最大化。

误读 4：“D2D 延迟和片内总线一样低”

纠偏：尽管物理距离短，D2D 互连的串行化/解串（SerDes）、链路训练、前向纠错（FEC）会带来数十纳秒级额外延迟，远高于片内总线的亚纳秒级。对于强缓存一致性事务，这种延迟差可能导致跨片访问的有效带宽远低于理论物理带宽。AMD 等公司的解决方案是采用特殊的缓存一致性协议（目录式），容忍一定延迟，减少跨片通信频次。

误读 5：“Chiplet 和 D2D 适合所有芯片”

纠偏：Chiplet 方案有固定成本门槛（额外的封装、测试和接口开销）。对于面积较小（ 200 mm²）、功能单一的芯片，单片方案更具成本优势。当前 Chiplet 的经济性临界点大致在芯片面积 250-350 mm² 或需要融合多种工艺节点（不同功能拆片）的场景。消费电子中的主流手机 SoC 仍以单芯片为主，尚未跨越该阈值。

最新事件

UCIe 2.0 规范起草（2024 年）

UCIe 联盟于 2024 年启动 2.0 规范制定，计划纳入 3D 混合键合 PHY 定义、更高数据率支持以及针对 Chiplet 测试和可管理性的扩展。最终发布日期尚未确定（联盟官网 2024 年公告）。

台积电 CoWoS 连续扩产（2023-2024 年）

AI GPU 需求驱动台积电于 2023 年下半年启动紧急 CoWoS 扩产，2024 年宣布追加投资，规划 2024 年底产能达月末约 30,000-35,000 片晶圆。同时对外释放 CoWoS 封装报价上涨信号（供应链消息，公司未确认数字）。2024 年台积电技术论坛展示 SoIC 在 AI 芯片中的应用，暗示量产客户扩展。

Intel Foveros 进入消费级市场（2023 年）

Intel Meteor Lake 处理器（2023 年 12 月发布）是首个大规模面向消费市场的 Foveros 3D 堆叠产品，将计算、GPU、SoC、I/O 四颗芯粒集成。次年 Lunar Lake、Arrow Lake 延续该架构。Intel 同时宣布 Foveros Direct（混合键合）开发中，未提供量产时间点。

NVIDIA Blackwell 架构采用更大规模 Chiplet（2024 年）

NVIDIA GTC 2024 发布 B200 GPU（Blackwell 架构），继续使用 CoWoS-L 封装，两枚计算芯粒通过高带宽桥接连接，证实 Chiplet 在旗舰 AI GPU 上的进一步深入。公司公布的 B200 单芯片 FP8 算力约 4.5 PFLOPS，双芯粒聚合。

AMD 3D V-Cache 持续迭代（2023-2024 年）

AMD 在 EPYC 9004 系列（Genoa-X）和 Ryzen 7000X3D 系列中继续使用 SoIC 混合键合实现 3D V-Cache，基于台积电 SoIC 技术的成熟度得到验证。公开报道显示良率已进入可接受的量产窗口。

跟踪指标

产业层面

• 台积电 CoWoS 月度产能及利用率：反映 AI/HPC 芯片对先进封装的即时需求。数据来源：公司财报、供应链新闻（Digitimes 等，权威性中等）
• 先进封装（2.5D/3D）季度收入：台积电、英特尔、三星分别披露的封装业务收入或量价指引。数据来源：季度财报
• ABF 载板供需：Ibiden、Unimicron 等的订单能见度（book-to-bill ratio），领先封装需求 3-6 个月。数据来源：公司月度营收公告、行业媒体

技术进展层面

• UCIe 2.0 规范发布进展：联盟官网更新，成员数量变化反映生态采纳
• 混合键合量产良率公开数据：关注台积电 SoIC、三星 X-Cube 的公开良率或客户量产产品发布
• 3D 堆叠的散热解决方案突破：学术会议（ISSCC、VLSI Symposium）的论文和演示

公司层面

• AMD EPYC 按代际的芯粒数、芯片出货量：反映 Chiplet 架构渗透率。数据来源：季度财报、分析师日数据
• NVIDIA 数据中心 GPU 出货量与封装方案迭代：Blackwell/Rubin 系列的芯粒数和封装选型。数据来源：GTC 技术会议、年报
• Intel 对外封装代工客户公告：衡量先进封装开放代工的实质进展
• EDA 公司的先进封装/3D-IC 工具收入增长：前瞻性指标。Synopsys、Cadence 季报中的相关分项披露

交叉验证指标

• 光互连/CPO 初创公司融资与技术里程碑：Ayar Labs、Lightmatter 等公司的公开融资轮次和量产时间表更新。如果加速，提示电气 D2D 远景可能受到挑战

信源

以下信源为截至 2024 年公开可追溯的资料，建议读者查阅原始报告获取精确数字和最新修订：

标准与规范

• UCIe 联盟官网（https://www.uciexpress.org），《UCIe 1.0/1.1 规范》白皮书
• JEDEC，《HBM3 SDRAM Standard》（JESD238）及 HBM4 公开进展

行业报告

• Yole Group（现 Yole Intelligence），《Advanced Packaging Quarterly Market Monitor》2024 Q1 版，年度《Status of the Advanced Packaging Industry》
• Omdia，《Chiplet Market Tracker》及《AI Processor Market Report》2024 年
• IDC，《Worldwide AI Server Tracker》2024 年
• Prismark，《ABF Substrate Market Analysis》2023 年
• IPnest，《Semiconductor IP Market Report》2023 年
• Mercury Research，季度 x86 CPU 市场份额报告

学术会议

• IEEE ISSCC 2023/2024，Die-to-Die 接口专题论文（如 Session 9: High-Density Interconnects）
• VLSI Symposium 2023/2024，先进封装相关论文

公司公开披露

• 台积电：季度法说会（Earnings Call）录影及文字记录、年度技术论坛简报、3DFabric 技术资料
• 英特尔：IFS Direct 2024 公开演示、Meteor Lake 技术深度解析（Intel Technology Tour 2023）
• AMD：Financial Analyst Day 2022/2024、EPYC/Ryzen 架构公开白皮书
• NVIDIA：GTC 2024 Keynote、Grace Hopper 架构白皮书、数据中心业务年报
• Synopsys、Cadence：季度财报、UCIe IP 新闻稿
• Alphawave Semi：2023 年度报告
• Eliyan：2023 年 A 轮融资新闻稿

产业链媒体

• 台媒 DigiTimes、工商时报，封装扩产相关报道（权威性中等，需交叉验证）
• AnandTech、ServeTheHome 对 Chiplet 产品的技术分析

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