Die-to-Die 互連

3 秒看懂

Die-to-Die 互連是小晶片之間的高頻寬、低延遲短距資料通道，把多顆裸片“縫合”成完整處理器，是 Chiplet 架構的神經纖維。它決定了拆片後效能是否被通訊開銷吞噬。

3 分鐘產業解釋

單晶片面積逼近光罩極限（reticle limit，約 858 mm²），良率隨面積指數級惡化，成本曲線在 16nm 後急劇陡峭。行業共識方案是把大晶片拆成多個小芯粒（Chiplet），再用先進封裝拼回系統級功能。Die-to-Die（D2D）互連就是這些芯粒之間的資料橋樑。

物理層上，D2D 互連穿過矽中介層的微米級走線，或在有機基板上以更寬線距執行，甚至通過混合鍵合實現面對面銅-銅直連。協議層曾高度碎片化：AMD 的 Infinity Fabric、NVIDIA 的 NVLink-C2C、Intel 的 AIB 各成體系。2022 年 UCIe 聯盟成立後，行業首次擁有了覆蓋物理層、鏈路層、適配層的開放標準，相容並行與序列 PHY，目標讓不同廠商的 Chiplet 在協議層面互操作。

產業鏈上，D2D 互連夾在“晶片設計—先進封裝—系統整合”的三岔口：上游是 EDA 工具和介面 IP；中游是晶圓代工廠的封裝平台（台積電 CoWoS/SoIC、三星 I-Cube/X-Cube、Intel EMIB/Foveros）；下游是 HPC/AI 晶片、伺服器 CPU、網路處理器廠商。據 Yole Group 2024 年資料，先進封裝市場中與 D2D 直接相關的 2.5D/3D 封裝營收約 90-110 億美元（2023 年口徑），複合年增長率約 18-22%。

技術原理

物理通道與介質分類

Die-to-Die 鏈路按訊號承載介質分為四類，各自對應的電氣特性決定 PHY 架構選擇：

矽中介層走線 典型為台積電 CoWoS-S 結構，在矽晶圓上製作微米級金屬互連層，線寬/線距可達 0.4 μm 以下。矽的介電損耗極低，支援高密度並行匯流排，但成本較高，且受中介層面積限制（當前量產上限約 3.3 倍光罩面積）。

矽橋 Intel EMIB 為代表：在有機基板內嵌入小片矽橋接晶片，僅在需要高密度互連的裸片邊緣放置。線寬/線距約 1-2 μm，損耗介於矽中介層與有機基板之間，優勢是省去整片中個層，成本靈活。

有機基板走線 傳統 FC-BGA 基板上的銅走線，線寬/線距通常 8-15 μm，損耗較大（在 10 GHz 下衰減可達 0.5-1.0 dB/mm）。適合引腳數較少的高速序列鏈路，走線長度可延伸至數十毫米。

3D 混合鍵合 上下晶片銅焊盤在室溫下直接熱壓接合，無需微凸塊。鍵合間距可壓縮到 1 μm 以下（量產水平目前約 6-10 μm），寄生電容和電感極低，連線密度比微凸塊方案高 2-3 個數量級。台積電 SoIC、三星 X-Cube、Intel Foveros Direct 均屬此類。

PHY 架構雙軌

並行 PHY 多位元同步傳輸，每 Lane 可為單端或差分。典型 HBM 的 1024 位寬匯流排即屬此類，使用源同步時鐘（前向時鍾），接收端通過 DLL/PLL 重定時。走線長度須嚴格匹配以控制偏斜（skew）。資料率每引腳 2-16 Gbps，總頻寬可達 TB/s 級。優勢是能效極佳（< 0.5 pJ/bit），劣勢是引腳密度要求極高，僅適合中介層或混合鍵合場景。

序列 PHY 基於 SerDes 架構，每 Lane 為全雙工差分對。通過嵌入時鐘（如 128b/130b 編碼）避免獨立時鐘通道，可容忍更大通道損耗。典型資料率 16-112 Gbps 每 Lane，採用 PAM-4 或 NRZ 調變。優勢是引腳少、走線長，可跨有機基板；劣勢是能效通常 1-3 pJ/bit，且序列化/解串（SerDes）帶來額外延遲。

UCIe 標準 PHY 分類 UCIe 1.0/1.1 定義兩種 PHY 模式：

標準封裝（Standard Package）：針對有機基板，使用多引腳並行傳輸，資料率 4-16 Gbps/引腳，最大通道損耗約 10 dB。
先進封裝（Advanced Package）：針對矽中介層/矽橋，超短距，資料率 16-32 Gbps/引腳，最大損耗約 3 dB。兩種 PHY 互不相容，但共享同一適配層協議。UCIe 2.0（2024 年草案階段）正向 3D 混合鍵合場景擴充套件。

協議棧分層

D2D 互連的協議棧借鑑 PCIe/CXL 分層思想，典型結構如下（自上而下）：

層級	功能	典型實現
適配層（Adapter Layer）	將片上匯流排協議（AXI、CHI、CXL）轉換為 D2D 原生事務格式	快取一致性對映、流模式封裝
鏈路層（Link Layer）	加擾、幀定界、鏈路訓練、電源狀態管理、輕量級 FEC 或 CRC	基於信用（credit）的流控
邏輯 PHY	多 Lane 繫結、去偏斜、時鐘校準、通道對齊	訓練序列（TS）協商
電氣 PHY	傳送/接收緩衝器、終端阻抗匹配、均衡	CTLE/DFE 補償通道損耗
物理互連	凸塊、銅柱、矽中介層、鍵合介面	封裝堆疊

資料從傳送端適配層打包後經鏈路層組幀，分派到多個邏輯 Lane 並行/序列傳輸，接收端反向解幀並糾錯後提交給片上網路（NoC）。時鐘架構多采用前向時鍾（forward clock），由傳送端伴隨資料發出同步時鐘，接收端據此取樣訓練。

快取一致性與 D2D 耦合

高效能 Chiplet 架構（如 AMD EPYC、NVIDIA Grace Hopper）將 D2D 互連直接耦合到快取一致性協議。AMD 的 EPYC 處理器通過 Infinity Fabric over D2D，在多個 CCD（Core Complex Die）與 IOD（I/O Die）之間維護目錄式（directory-based）一致性，允許跨片共享最後一級快取。NVIDIA NVLink-C2C 在 Grace CPU 與 Hopper GPU 間提供 900 GB/s 一致性頻寬（2023 年 Grace Hopper 公開規格），使得 GPU 可以直接訪問 CPU 記憶體。

關鍵引數

核心指標體系

頻寬密度 單位海岸線長度（beachfront）或單位面積的頻寬。並行 PHY 在中介層上可達 > 1 Tbps/mm，序列 SerDes 在有機基板上約 50-200 Gbps/mm，混合鍵合在垂直方向可到 > 2 Tbps/mm²（面積密度）。該指標決定在有限裸片邊緣或面積內能容納多少互連通道。

能效每位元傳輸能耗（pJ/bit），等於 PHY 總功耗除以總頻寬。當前先進水平：矽中介層並行 PHY 為 0.1-0.5 pJ/bit，有機基板序列 PHY 為 1-3 pJ/bit，混合鍵合可低至 < 0.05 pJ/bit（ISSCC 2024 學術論文資料，未量產驗證）。能效直接影響晶片總功耗預算中互連佔比。

鏈路延遲 從傳送端適配層入口到接收端適配層出口的裸延遲。先進封裝下通常 < 5 ns；序列 PHY 因 SerDes 和 FEC 增加 10-30 ns。快取一致性事務對延遲敏感，延遲過高會拖累有效頻寬，需協議層最佳化。

誤位元速率 糾錯前原始誤位元速率（raw BER）通常要求 < 1e-12；糾錯後 < 1e-15 或更好。中介層走線因損耗低可天然滿足，有機基板長距需要 FEC 輔助。

凸塊/鍵合間距 微凸塊間距當前量產水平為 40-55 μm（Intel EMIB、台積電 CoWoS），混合鍵合進入 6-10 μm（SoIC、X-Cube）。間距決定互連物理密度上限。

通道最大長度 矽中介層：通常 < 2-3 mm；矽橋：可達 10-20 mm；有機基板：數釐米。更長距離給予晶片版面配置更多自由度，但犧牲訊號完整性。

多協議承載能力 是否支援快取一致性協議（CXL.cache、CCIX）或僅支援流式資料傳輸。一致性支援要求鏈路層提供低延遲、無丟棄的可靠傳輸語義。

引數間的折中

頻寬密度↑ → 能效通常↑，但封裝成本↑、良率↓
資料率↑ → 能效↓、發熱↑ → 需要更復雜均衡
延遲↓ → 通常需要更短的物理通道和更簡化的協議棧
可靠性↑ → FEC 開銷↑ → 有效頻寬↓、延遲↑ 設計需在整晶片熱約束、成本天花板、目標工作負載特性下綜合權衡。

技術路線

並行高密度路線

代表：HBM 的 1024 位寬匯流排、UCIe 標準封裝模式。依賴矽中介層或矽橋提供微米級走線，以極高引腳數換取頻寬。HBM3 單棧頻寬 819 GB/s（2022 年 JEDEC 標準），HBM4 規劃中通過混合鍵合進一步提升。優勢是能效和延遲最佳，劣勢是封裝成本高、中介層面積受限。

高速序列路線

代表：NVIDIA NVLink-C2C、AMD Infinity Fabric 的 SerDes 模式、UCIe 先進封裝模式。以較少差分對實現高頻寬，單 Lane 速率 32-112 Gbps。適合有機基板或多晶片長距互連。優勢是版面配置靈活、封裝成本較低，劣勢是能效和延遲不如並行方案。

3D 混合鍵合路線

代表：台積電 SoIC、AMD 3D V-Cache（2022 年首發於 Ryzen 7 5800X3D）。通過銅-銅直接鍵合實現邏輯與邏輯、邏輯與儲存的垂直堆疊。鍵合間距可至 1 μm 級，連線密度極大，寄生最小。當前主要用於快取堆疊，未來向邏輯-邏輯堆疊擴充套件（台積電 3DFabric 路線圖，2024 年公開簡報）。

光學互連探索路線

代表：Ayar Labs 的 TeraPHY 微環調變器光 I/O、Intel 共封裝光學（CPO）研究。用光波導替代銅走線，理論頻寬密度和能效可再提高一個數量級，延遲與銅相當。當前處於小規模驗證階段，量產時間窗預計 2028-2030 年（據 Ayar Labs 2024 年技術路線圖公開宣告）。

路線對比量化表

路線	典型頻寬密度	能效 (pJ/bit)	成熟度	主要封裝平台	標準化
並行（HBM 類）	>1 Tbps/mm 海岸線	<0.5	已量產	CoWoS-S、I-Cube	JEDEC HBM
並行（UCIe 標準封裝）	~200 Gbps/mm	0.5-1.0	早期量產	有機基板	UCIe 1.0/1.1
序列（UCIe 先進封裝）	100-200 Gbps/mm	0.5-1.0	早期量產	CoWoS、EMIB	UCIe 1.0/1.1
序列私有高速	數十 Gbps/mm	1.5-3.0	已量產	有機基板	無
3D 混合鍵合	>2 Tbps/mm² 面積	<0.1（研究級）	早期量產	SoIC、X-Cube、Foveros Direct	UCIe 2.0 擬定
光學互連	理論 >5 Tbps/mm²	<0.05（目標）	研發驗證	專用矽光子平台	無

注：資料為行業公開估計範圍，具體數值因實現方式和工藝節點而異。2024 年後的量產資料以各公司官方釋出為準。

上游

EDA 與 IP 供應商

多晶片協同設計需要跨片時序分析、多物理場聯合模擬、3D-IC 版面配置佈線工具。Cadence Integrity 3D-IC、Synopsys 3DIC Compiler 是兩大主力平台（2023-2024 年商業可用）。介面 IP 方面：

Synopsys 提供 DesignWare UCIe PHY/Controller IP，覆蓋標準封裝和先進封裝，已通過 5nm 矽驗證（2023 年新聞稿）
Cadence 提供 UCIe PHY/Controller IP，宣稱支援 16-24 Gbps
Alphawave Semi 以高速 SerDes IP 見長，D2D IP 支援 112 Gbps 每 Lane（2024 年技術公告）
小型 IP 公司如 Eliyan 推出 NuLink PHY，試圖在標準封裝上實現類先進封裝的效能

晶圓代工與封裝平台

台積電：CoWoS（Chip-on-Wafer-on-Substrate）2.5D 封裝，2023 年產能約 14-16 萬片/月（晶圓當量）；SoIC 3D 混合鍵合於 2023 年小批次。2024 年宣佈擴充 CoWoS 至約 2 倍產能（公司財報電話會展望）
三星：I-Cube（2.5D）、X-Cube（3D）封裝，2023 年推出 I-Cube S 變體支援更大中介層；X-Cube 使用微凸塊，混合鍵合版本在研
Intel：EMIB（矽橋）已用於 Stratix 10 FPGA、Ponte Vecchio GPU；Foveros 3D 堆疊用於 Meteor Lake（2023 年出貨）；Foveros Direct 混合鍵合規劃中。Intel Foundry 對外提供封裝代工服務（2024 年 IFS Direct 活動公開）

封裝基板與中介層

有機基板：Ibiden、Shinko、Unimicron 主導高階 FC-BGA 基板，層數可達 20-26 層（2023 年量產水平）。ABF 載板長期處於供給緊張，擴產週期 2-3 年
矽中介層：主要由台積電、三星自制；第三方如 Xperi（Invensas）提供中介層 IP 方案
中介層製造需要矽通孔（TSV）工藝，深寬比控制為核心壁壘

測試與裝置

KGD（Known Good Die）測試是 Chiplet 經濟性的前提瓶頸：必須線上識別壞片，否則封裝後良率急劇惡化。Advantest、Teradyne 的晶圓探針臺為關鍵裝置
邊界掃描和 D2D 鏈路內建自測試（BIST）方案由 EDA 內嵌，但跨片測試的統一標準尚未成熟
混合鍵合對晶圓表面清潔度和對準精度要求極高，東京電子、應用材料、EV Group 等裝置商受益

下游

高效能運算與 AI 晶片

最大驅動力。NVIDIA H100/B100（Hopper/Blackwell 架構）使用 CoWoS 封裝多顆 GPU 芯粒及 HBM；AMD Instinct MI300X（2023 年釋出）使用 4 顆 CDNA3 芯粒加 8 堆疊 HBM3，D2D 互連通過矽中介層承載 Infinity Fabric。據 IDC 2024 年資料，AI 伺服器 GPU 市場規模約 520 億美元（2023 年），帶動先進封裝需求增長超 40%。

伺服器與 PC 處理器

AMD 自 Zen 2（2019 年）起使用 Chiplet 架構，EPYC 5 代（Turin，2024 年釋出預期）延續 CCD+IOD 方案，D2D 使用 Infinity Fabric over 矽中介層或有機基板。Intel Meteor Lake（2023 年）對消費級首次使用 Foveros 3D 堆疊，將計算、GPU、SoC、I/O 四個芯粒整合為一個處理器。下游覆蓋全球資料中心 CPU 市場（約 600 億美元，2023 年，Mercury Research 口徑）和 PC CPU 市場。

網路與儲存處理器

DPU/IPU（NVIDIA BlueField、Intel IPU）、SmartNIC、儲存控制器的 Chiplet 化尚處早期，但趨勢明確。將協議處理與加速單元分離到不同工藝節點可最佳化成本。Marvell、Broadcom 在定製 ASIC 中引入 Chiplet 架構（公開未揭露 D2D 規格細節）。

FPGA 與異構加速器

Intel Stratix 10（2018 年）用 EMIB 連線 FPGA 與收發器、HBM；Xilinx（AMD）Versal 系列用中介層整合 AI 引擎與 FPGA。FPGA 晶片的 Chiplet 化使得不同模擬/數字功能的工藝獨立最佳化成為可能。

消費電子與汽車

高階手機 AP 仍以單晶片為主（面積閾值以下）。但汽車 ADAS SoC（如 Mobileye EyeQ Ultra、NVIDIA Thor，2024-2025 路線圖公開資訊）規劃使用 Chiplet 整合，利用 D2D 實現算力與功能安全隔離。消費電子領域，Apple M Ultra 系列已用矽中介層連線兩顆 M Max 芯粒（2022 年 Mac Studio）。

受益公司

代工/封裝龍頭

台積電（TSM）：CoWoS 產能是 AI GPU 出貨瓶頸，2023-2024 年連續兩輪緊急擴產。據公司 2024 Q1 財報電話會，封裝營收年增率增超 60%，CoWoS 產能規劃 2025 年達約 2023 年的 2 倍。先進封裝毛利率逐步接近公司平均。

英特爾（INTC）：EMIB 和 Foveros 是 IDM 2.0 戰略的核心組成。Meteor Lake 使用 Foveros 封裝，2024 年開始對外提供代工封裝服務。先進封裝是 Intel Foundry 差異化競爭優勢（2024 年 IFS Direct 公開演示）。

三星（005930.KS）：I-Cube 和 X-Cube 服務對外客戶，2023 年獲 AI 晶片客戶訂單（公司代工論壇釋出）。3D 混合鍵合路線圖對齊台積電，執行落後約 1-2 年（分析師共識）。

EDA/IP 廠商

Synopsys（SNPS）：UCIe IP 覆蓋最廣，配套 3DIC Compiler 工具，先進封裝帶來 EDA 增量營收。2023 財年總營收約 59 億美元（公司年報），先進節點設計營收佔比上升。

Cadence（CDNS）：Integrity 3D-IC 平台，UCIe IP 在多家客戶驗證。與台積電 3DFabric 聯盟深度合作（2023 年聯合新聞稿）。

Alphawave Semi（AWE）：上市後聚焦高速 SerDes IP，D2D 產品線涵蓋 16-112 Gbps，在定製 ASIC 市場獲取訂單（公司 2023 年報）。

終端晶片廠商

AMD（AMD）：Chiplet 架構最激進採用者之一，Infinity Fabric over D2D 覆蓋 EPYC、Ryzen、Radeon 全線。3D V-Cache 混合鍵合差異化明顯，在伺服器 CPU 市場獲得份額（Mercury Research：EPYC 伺服器份額 2023 年約 23-25%）。

NVIDIA（NVDA）：NVLink-C2C 為 Grace Hopper 提供 900 GB/s 一致性互連。封裝依賴台積電 CoWoS，產能獲取是交付能力的關鍵約束。2024 財年資料中心營收約 475 億美元（公司年報），AI GPU 出貨約 200 萬顆（行業估計）。

博通（AVGO）、Marvell（MRVL）：定製 ASIC（Google TPU、AWS Trainium 等）中採納 Chiplet 架構，驅動 D2D 互連需求（通過代工廠平台承載，晶片設計公司不直接暴露物理 D2D 規格）。

封裝基板

Ibiden（4062.T）、Shinko（6967.T）、Unimicron（3037.TW）：高階 ABF 載板對先進封裝不可或缺。容量持續擴張，但受限於資本密集型擴產。2023 年 ABF 載板市場約 90 億美元（Prismark 估計），預計 2027 年達 150-180 億美元。

市場規模

先進封裝與 D2D 直接相關市場

據 Yole Group《Advanced Packaging Quarterly Market Monitor》（2024 Q1 版），2023 年先進封裝市場總營收約 440 億美元，其中 2.5D/3D 封裝約 90-110 億美元。2023-2029 年 2.5D/3D 封裝營收複合年增長率（CAGR）約 18-22%，預計 2029 年達到 250-300 億美元。D2D 介面 IP 是其中快速增長的子集，2023 年市場規模約 2-3 億美元（IPnest 口徑），預計 2028 年 CAGR 約 30-40%。

產能與出貨量

台積電 CoWoS 產能（按 12 寸晶圓當量）：

2022 年：約 8 萬片/月
2023 年：約 12-16 萬片/月（下半年擴產到位）
2024 年目標：約 25-30 萬片/月（公司展望，2024 Q1 法說）
2025 年規劃：約 35-40 萬片/月（供應鏈訊息，公司未證實）

英特爾 EMIB 與 Foveros 未揭露具體產能數字。三星 I-Cube/X-Cube 公開資料未見產能資料。

Chiplet 處理器出貨

據 Omdia 2024 年報告，Chiplet 架構處理器出貨量 2023 年約 6,500-7,000 萬顆（含 AMD 全系、Intel Meteor Lake、Apple M Ultra），預計 2028 年達 2-3 億顆，屆時佔高效能處理器出貨比重超 30%。每顆 Chiplet 處理器平均搭載 2-6 個芯粒，D2D 互連通道數隨芯粒數增加。

下游驅動力結構

AI/ML 訓練和推論晶片：貢獻最大增量，2024-2025 年尤為顯著
伺服器 CPU：穩定增長，AMD EPYC 市佔提升、Intel Xeon 轉型 Chiplet
網路/儲存 ASIC：基期較低，遠期潛力
消費/汽車：可定址市場大但滲透慢

注：上述市場資料來自第三方報告摘要，口徑和修訂需查詢原始報告。公司內部規劃可能與公開估計有偏差。

玩家對比

代工封裝平台三維對比

維度	台積電	英特爾	三星
2.5D 封裝	CoWoS-S/R/L	EMIB	I-Cube/S
3D 堆疊	SoIC（混合鍵合）	Foveros（微凸塊），Foveros Direct（混合鍵合）	X-Cube（微凸塊及混合鍵合）
量產進展	CoWoS 大規模量產，SoIC 小批次	EMIB 量產，Foveros 量產（Meteor Lake）	I-Cube 量產，X-Cube 小批次
對外代工	否（僅封裝服務）	是（2024 年起）	是（少量）
產能規模（2023）	CoWoS 最大	EMIB 靈活但規模較小	I-Cube 第三
UCIe 相容性	支援 UCIe 先進封裝 PHY	同時支援標準/先進封裝 PHY	支援 UCIe 先進封裝 PHY

IP 供應商對比

Synopsys 和 Cadence 在 D2D IP 領域形成雙寡頭，均提供完整 UCIe 解決方案並通過主要工藝節點矽驗證。Alphawave Semi 以更高資料率 SerDes 差異化（112 Gbps vs 同行 16-32 Gbps）。Eliyan 在標準封裝序列 PHY 上有差異化方案，但規模較小（初創公司，2023 年 A 輪融資約 4,000 萬美元，公開報道）。

晶片設計公司的 D2D 方案對比

公司	方案名稱	型別	頻寬（公開）	標準化
AMD	Infinity Fabric	並行/序列混合	未揭露	私有
NVIDIA	NVLink-C2C	序列高速	900 GB/s（Grace-Hopper）	私有
Intel	AIB 2.0	並行	未揭露	私有（已捐給 CHIPS 聯盟）
各公司	UCIe 方案	雙模式	取決於封裝	UCIe 標準

注：各公司私有方案的實際物理層細節多為商業機密，公開資料有限。

風險

標準碎片化風險

UCIe 雖獲廣泛背書（聯盟成員 120+，2024 年），但核心晶片廠商（AMD、NVIDIA）仍在核心產品中使用私有 D2D 方案。Chiplet 多源混搭的理想形態——任意公司的計算芯粒+任意公司的 I/O 芯粒——短期內無法實現，因為上層一致性協議和適配層仍需要深度聯調。標準落地慢於預期可能限制 IP 供應商的可定址市場。

封裝產能與成本風險

先進封裝（尤其 CoWoS）產能近年持續緊平衡，台積電議價能力較強，晶片設計公司的封裝成本難以隨節點微縮顯著下降。據行業估算（第三方供應鏈分析），2.5D 封裝額外成本約佔總晶片成本的 20-35%（高階場景），如果成本下降斜率低於預期，Chiplet 方案的價效比優勢將弱於單晶片。

良率與供應鏈風險

Chiplet 總良率 = KGD 良率 × 封裝良率。KGD 測試覆蓋率不足將導致“已知良品未必良”，封裝後良率損失放大。矽中介層面積越大，TSV 缺陷導致報廢的機率越高。另外，高階 ABF 基板產能集中於日系供應商（Ibiden、Shinko），地緣與供應鏈中斷風險客觀存在。

技術競賽風險

3D 混合鍵合是公認的下一代方案，但量產挑戰大：晶圓對準精度（< 0.5 μm）、介面潔淨度、熱膨脹失配、散熱路徑設計等問題尚未完全解決。如量產的混合鍵合方案大幅延遲、或出現可靠性問題（如鍵合介面退化），可能打亂相關公司的技術路線圖時間表。

競爭替代風險

光互連、共封裝光學（CPO）遠期可能替代部分電氣 D2D 場景。如果光學方案提前成熟（2027-2028 年前進入規模量產），現有電氣 D2D 的投資回報週期將壓縮。目前光學方案仍處於技術驗證階段，但技術路線突變的風險不可忽視。

客戶集中度風險

D2D 互連的終端需求高度集中於少數 AI 晶片客戶（尤其 NVIDIA）。若 AI 投資熱潮降溫或 GPU 架構轉向更大單晶片（例如通過工藝突破提高單晶片面積上限），D2D 需求增速將驟降。公開資料顯示台積電先進封裝前三大客戶集中度較高。

誤讀糾偏

誤讀 1：“D2D 互連就是高速 SerDes”

糾偏：D2D 互連包含寬並行介面與高速序列介面兩大分支。HBM 使用的 1024 位並行匯流排並非 SerDes——它使用源同步並行傳輸，沒有嵌入時鐘，每位元能耗遠低於同頻寬的 SerDes 方案。UCIe 也定義了並行 PHY（標準封裝）和序列 PHY（先進封裝）兩類。兩者物理層完全異構，不能混為一談。

誤讀 2：“用了 UCIe 就能任意混搭晶片”

糾偏：UCIe 標準化了物理層和鏈路層，但適配層之上的協議（CXL、一致性模型）仍需對齊。不同廠商的 Chiplet 即使物理可連，也可能在事務層不相容。且標準封裝 PHY 和先進封裝 PHY 互不相容——如果在設計階段選擇了標準封裝方案，就無法連線到先進封裝生態的芯粒。選型時即被鎖定，並非“通用介面”。

誤讀 3：“頻寬密度越高越好”

糾偏：極高頻寬密度的並行匯流排（如 > 2 Tbps/mm 海岸線）需要矽中介層承載，大幅增加封裝成本和麵積約束。而高速序列 PHY 雖然頻寬密度低，但可跨越有機基板，版面配置更靈活，封裝成本更低。設計需要在晶片總熱預算、封裝總成本、目標工作負載的頻寬-延遲敏感度間權衡。系統級最優未必是引數最大化。

誤讀 4：“D2D 延遲和片內匯流排一樣低”

糾偏：儘管物理距離短，D2D 互連的序列化/解串（SerDes）、鏈路訓練、前向糾錯（FEC）會帶來數十納秒級額外延遲，遠高於片內匯流排的亞納秒級。對於強快取一致性事務，這種延遲差可能導致跨片訪問的有效頻寬遠低於理論物理頻寬。AMD 等公司的解決方案是採用特殊的快取一致性協議（目錄式），容忍一定延遲，減少跨片通訊頻次。

誤讀 5：“Chiplet 和 D2D 適合所有晶片”

糾偏：Chiplet 方案有固定成本門檻（額外的封裝、測試和介面開銷）。對於面積較小（ 200 mm²）、功能單一的晶片，單片方案更具成本優勢。當前 Chiplet 的經濟性臨界點大致在晶片面積 250-350 mm² 或需要融合多種工藝節點（不同功能拆片）的場景。消費電子中的主流手機 SoC 仍以單晶片為主，尚未跨越該閾值。

追蹤指標

產業層面

台積電 CoWoS 月度產能及利用率：反映 AI/HPC 晶片對先進封裝的即時需求。資料來源：公司財報、供應鏈新聞（Digitimes 等，權威性中等）
先進封裝（2.5D/3D）季度營收：台積電、英特爾、三星分別揭露的封裝業務營收或量價展望。資料來源：季度財報
ABF 載板供需：Ibiden、Unimicron 等的訂單能見度（book-to-bill ratio），領先封裝需求 3-6 個月。資料來源：公司月度營收公告、行業媒體

技術進展層面

UCIe 2.0 規範釋出進展：聯盟官網更新，成員數量變化反映生態採納
混合鍵合量產良率公開資料：關注台積電 SoIC、三星 X-Cube 的公開良率或客戶量產產品釋出
3D 堆疊的散熱解決方案突破：學術會議（ISSCC、VLSI Symposium）的論文和演示

公司層面

AMD EPYC 按代際的芯粒數、晶片出貨量：反映 Chiplet 架構滲透率。資料來源：季度財報、分析師日資料
NVIDIA 資料中心 GPU 出貨量與封裝方案迭代：Blackwell/Rubin 系列的芯粒數和封裝選型。資料來源：GTC 技術會議、年報
Intel 對外封裝代工客戶公告：衡量先進封裝開放代工的實質進展
EDA 公司的先進封裝/3D-IC 工具營收增長：前瞻性指標。Synopsys、Cadence 季報中的相關分項揭露

交叉驗證指標

光互連/CPO 初創公司融資與技術里程碑：Ayar Labs、Lightmatter 等公司的公開融資輪次和量產時間表更新。如果加速，提示電氣 D2D 遠景可能受到挑戰

信源

以下信源為截至 2024 年公開可追溯的資料，建議讀者查閱原始報告獲取精確數字和最新修訂：

標準與規範

UCIe 聯盟官網（https://www.uciexpress.org），《UCIe 1.0/1.1 規範》白皮書
JEDEC，《HBM3 SDRAM Standard》（JESD238）及 HBM4 公開進展

行業報告

Yole Group（現 Yole Intelligence），《Advanced Packaging Quarterly Market Monitor》2024 Q1 版，年度《Status of the Advanced Packaging Industry》
Omdia，《Chiplet Market Tracker》及《AI Processor Market Report》2024 年
IDC，《Worldwide AI Server Tracker》2024 年
Prismark，《ABF Substrate Market Analysis》2023 年
IPnest，《Semiconductor IP Market Report》2023 年
Mercury Research，季度 x86 CPU 市場份額報告

學術會議

IEEE ISSCC 2023/2024，Die-to-Die 介面專題論文（如 Session 9: High-Density Interconnects）
VLSI Symposium 2023/2024，先進封裝相關論文

公司公開揭露

台積電：季度法說會（Earnings Call）錄影及文字記錄、年度技術論壇簡報、3DFabric 技術資料
英特爾：IFS Direct 2024 公開演示、Meteor Lake 技術深度解析（Intel Technology Tour 2023）
AMD：Financial Analyst Day 2022/2024、EPYC/Ryzen 架構公開白皮書
NVIDIA：GTC 2024 Keynote、Grace Hopper 架構白皮書、資料中心業務年報
Synopsys、Cadence：季度財報、UCIe IP 新聞稿
Alphawave Semi：2023 年度報告
Eliyan：2023 年 A 輪融資新聞稿

產業鏈媒體

臺媒 DigiTimes、工商時報，封裝擴產相關報道（權威性中等，需交叉驗證）
AnandTech、ServeTheHome 對 Chiplet 產品的技術分析

宣告：本文僅為產業概念與技術原理解讀，不構成任何投資建議。文中涉及的公司和產品名稱均為各自所有者的商標。