裸片

1. 3 秒看懂

• 什么是裸片（Die）：从一片完整的晶圆上切割下来、尚未封装的一片微小硅基块，内部集成了完整的集成电路功能单元。
• 核心价值：裸片直接决定芯片的算力上限、功耗特征、良率成本和供应链弹性，是半导体产业链中最小的“可交付物理模块”。
• 与普通用户的距离：手机、电脑、服务器里的每一颗CPU/GPU/SoC，封装外壳内部承载的就是一颗或多颗裸片。系统级性能的边界，在裸片物理设计与晶圆制造阶段就已基本锁定。

2. 3 分钟产业解释

在半导体制造中，先在12英寸（或8英寸）晶圆上同时光刻、刻蚀出成百上千个完全一致的电路单元，这些单元便是裸片。晶圆级工艺完成后，通过划片机沿预留的划片槽切割分离，再对每个裸片进行探针测试（CP测试），只有通过参数与功能考核的合格裸片才会进入封装环节，与基板、散热盖、引脚等组合，最终成为市场可见的芯片商品。

裸片是整个产业成本、性能、良率和商业模式的博弈起点：

• 成本锚点：一片晶圆的加工费用相对固定，单颗裸片成本=晶圆成本/(每晶圆裸片数×良率)。裸片面积每缩小5%，就可能在12英寸晶圆上多安排数十颗die，对单颗成本影响显著。据台积电2023年公开投资者资料，先进制程（如N5）12英寸晶圆加工均价已超过10000美元，高密度裸片的经济性极其敏感。
• 性能底座：裸片的设计工艺节点（如4nm、3nm等定性描述）决定晶体管密度与开关速度；其内部架构、缓存层级、片上互连拓扑等，直接影响最终产品的每瓦性能。
• 先进封装的驱动力：传统封装是一个外壳装一颗die。如今，AMD的Ryzen/EPYC处理器、英伟达的H100/H200乃至2024年发布的Blackwell B200 GPU、苹果的M系列Ultra芯片，均采用多颗裸片通过2.5D/3D先进封装（如CoWoS-S/R/L、InFO-LSI、EMIB）拼合成系统。裸片层面的异构集成正在重塑设计范式与晶圆厂、封测厂之间的价值分配。

可以说，读懂了裸片的物理极限与多die集成逻辑，就抓住了后摩尔时代半导体竞争的核心锚点。

3. 技术原理

3.1 裸片的物理形态与晶圆排布

一片直径300mm的晶圆上，裸片呈矩阵排列，相邻die之间留有宽度约几十微米的划片槽（scribe line），槽内常布置工艺监控图形、对准标记与参数测试结构。示意图如下：

+------------------------------------------+
|  [Die 1]  [Die 2]  [Die 3]  ...          |
|  [Die N]  [Die N+1] ...                  |
|              ......                      |
|  划片槽（含有测试键、对准标记）          |
+------------------------------------------+
         300mm 硅晶圆示意

单个裸片内部则是一个高度复杂的纳米级城市，示意结构：

+----------------------------+
|  CPU/GPU 运算簇            |
|  [大容量SRAM缓存]          |
|  NPU/DSP 加速器            |
|  内存控制器 & PHY          |
|  PCIe/CXL SerDes            |
|  电源管理区域              |
+----------------------------+

3.2 裸片生命周期的三个关口

关口一：设计。由EDA工具完成从架构定义、RTL设计、逻辑综合到物理实现的闭环，最终输出GDSII版图，交付晶圆厂制造。一块裸片可能集成数十亿至数千亿个晶体管，例如苹果A17 Pro（台积电3nm）包含约190亿晶体管，英伟达H100 GPU单die晶体管超过800亿。设计阶段不仅要追求性能、功耗与面积（PPA）最优，还要兼顾可测性设计（DFT）、电源分配网络及多die互连的划分策略。

关口二：制造。晶圆厂通过光刻、刻蚀、沉积、离子注入、平坦化等数百道工序，在硅衬底上逐层构建晶体管和金属互连。工艺微缩至5nm以下时，极紫外光刻（EUV）成为必需，且缺陷密度（D0）的控制难度陡增。一个极微小的颗粒缺陷就可能使整个大尺寸die失效，这对数据中心级大算力die的设计尺寸形成硬约束。

关口三：测试与切割。晶圆完成制造后，首先使用探针卡进行晶圆级测试（CP测试），筛选出功能失效或参数超差的die并打点标记。随后，砂轮划片刀沿划片槽将晶圆切割为独立的裸片，合格品称为“已知合格裸片”（Known Good Die, KGD）。对于多die集成封装，KGD的准确供应直接决定了最终系统级成品率。

3.3 多裸片集成架构的内在逻辑

当单芯片面积逼近一次光刻曝光最大区域（光罩极限约26mm×33mm），且超大die的良率随面积呈指数级下降时，产业采用“分而治之”策略：

• 同构chiplet：把同质功能的大型die拆分为多个小块，通过高速片间总线（UCIe、NVLink-C2C、Infinity Fabric等）重新拼装，等效面积可超越光罩极限。
• 异构集成：计算die采用最先进逻辑工艺制造，I/O die使用成熟且廉价的工艺节点，实现性能与成本的最优组合。Intel Meteor Lake系列即采用计算die、GPU die、SoC die和I/O die的多tile集成。
• 3D堆叠：将上层高速缓存die或逻辑die垂直键合于核心计算die之上，大幅度缩短互连距离。2023年AMD的3D V-Cache技术已在Ryzen X3D系列中商用，显著提升游戏性能。

4. 关键参数

裸片的技术竞争力可通过以下参数衡量，各项参数既独立又相互制约：

良率模型（如Murphy模型）直观揭示了面积与良率的关系：Y = [1–exp(–A·D0)]/(A·D0)，当A增加时Y急剧下降。因此，设计面积大于400 mm²的裸片必须规划充裕的冗余或选择拆分chiplet路径。

5. 技术路线

裸片的实现路线已从单一“摩尔定律收缩”演化为四个主流方向，各有其适用场景与取舍：

2024年重要动向：英伟达Blackwell B200 GPU将两个大型计算die（各超800 mm²）通过10TB/s的NVLink-HBI连接为统一CUDA GPU，这实际上是超级大die的封装级缝合，介于大die与chiplet之间。同时，3D混合键合（Hybrid Bonding）开始从图像传感器、缓存向逻辑-逻辑堆叠渗透，UCIe 1.1规范进一步统一了互联接口，为多die裸片的开放生态奠定基础。

6. 上游

裸片产业链的最上游包括支撑设计、制造与划片的全部能力：

• 设计工具与IP：Cadence、Synopsys（前端到后端EDA）；新思科技与Arm提供的逻辑单元库、高速SerDes PHY IP、UCIe控制器IP等。这些是裸片从RTL走向物理实现的必备基础。
• 关键设备：ASML（EUV光刻机），2023年单台NXE:3600D售价约2亿美元，是先进裸片制程的绝对瓶颈；应用材料、Lam Research（沉积、刻蚀）；KLA等过程控制与缺陷检测设备；Disco、东京精密等划片机供应商，负责将晶圆变成单颗die。
• 核心材料：环球晶圆、SUMCO等供应大尺寸硅晶圆；光刻胶、特种气体、靶材等，影响缺陷密度和良率。
• 先进制程代工：台积电、三星晶圆代工、英特尔代工服务（IFS），掌握晶体管蓝图与制造工艺，直接决定裸片物理实现。

上游的集中度较高，仅在光刻机、EDA和高端晶圆代工层面，前两名玩家往往占据80%以上份额。

7. 下游

裸片输出后的封装、测试及系统集成构成下游生态：

• 封装与测试（OSAT）：日月光、安靠、长电科技、通富微电等，将裸片结合基板、引线框架，完成传统打线或倒装焊封装。先进封装方面，台积电的CoWoS/InFO（属于代工厂封装）与日月光的FOCoS等是AI芯片不可或缺的产能。
• KGD与中介层：存储厂商（SK海力士、三星、美光）将HBM DRAM die以KGD形式供应给2.5D封装集成；硅中介层（interposer）、有机中介层等是裸片间高密度互连的桥梁。
• 系统厂商：苹果、英伟达、AMD、英特尔、高通、博通等，以裸片为最小设计单元，定义整体芯片产品。2024年苹果M3 Ultra预计双die通过UltraFusion连接，延续异构集成路径。
• 最终应用：数据中心AI服务器（推动大die GPU与HBM需求）、智能手机（追求小die高能效）、汽车ADAS/座舱芯片（可靠性要求极高）、IoT设备。

下游需求通过系统厂商直接反推裸片面积、功率预算与互连指标，是技术迭代的最终驱动力。

8. 受益公司

受益于裸片微缩与多die集成趋势的产业链公司（仅列示产业环节，不构成任何投资建议）：

• 代工端：台积电（先进逻辑大die及CoWoS封装）、三星电子（晶圆代工与2.5D I-Cube封装）、英特尔（Intel 20A/18A及EMIB/Foveros技术）。
• 设计/IP公司：英伟达、AMD、英特尔、高通、联发科、博通，以及积极采用chiplet架构的云端自研芯片厂商（各数据中心巨头自研）。
• 先进封装与测试：日月光投控（VIPack等）、安靠科技、长电科技（XDFOI）等，因多die封装价值量提升。
• 设备与工具：ASML、应用材料、泛林、KLA、划片设备商Disco，均直接受惠于裸片制造复杂度的提升。
• 互连IP与芯片粒供应商：UCIe联盟内IP公司、第三方chiplet供应商（如某些创业企业），可能随着开放chiplet生态而切入供应链。

值得留意的是，因先进制程和先进封装产能集中在少数厂商，AI裸片需求可能加剧供应链的紧平衡状况。

9. 市场规模

以下数据来源于公开第三方机构，所有数字均注明预测年份与口径。

• 全球半导体市场：据世界半导体贸易统计组织（WSTS）2023年11月预测，2023年全球半导体市场规模为5200亿美元，同比下降9.4%；2024年预计将增长13.1%，达到5884亿美元（来源：WSTS秋季预测公告）。裸片相关价值贯穿其中。
• 晶圆代工市场：据TrendForce 2023年12月报告，2023年全球前十大晶圆代工厂商产值合计约1125亿美元，年减约12%。其中台积电市占率超过55%，先进制程（7nm及以下）贡献其近半营收。代工营收可视为裸片制造价值的直接体现。
• 先进封装市场：根据Yole Intelligence《Status of the Advanced Packaging Industry 2023》，2022年全球先进封装市场规模约443亿美元，预计到2028年将增长至786亿美元，复合年均增长率约10%。其中2.5D/3D封装（CoWoS、Fan-Out等）增速最快，直接反映多die集成对封装价值的拉动。
• HBM裸片市场：TrendForce 2023年数据显示，2023年全球HBM DRAM市场规模约25亿美元，2024年在AI训练需求推动下可望同比增长至89亿美元（来源：TrendForce 2023年8月新闻稿）。HBM die属于特殊的高端裸片，采用堆叠和硅通孔技术。
• Chiplet市场：Omdia 2023年预测，全球chiplet处理器市场将从2022年的约35亿美元增长至2028年的超过180亿美元。该口径主要涵盖CPU、GPU等以多裸片形式出货的产品，尚不包括所有异构集成芯片。

上述数字表明，裸片已不仅是晶圆代工的附属产物，而是直接牵引封测、互连和材料多环节拉升价值的核心载体。

10. 玩家对比

以下对比聚焦全球具备先进逻辑裸片制造能力的三家主要晶圆代工厂，以及系统厂商在多die设计上的策略差异（数据截至2024年上半年）：

在设计侧，英伟达保持大型单die+多die封装并行策略，AMD采用统一chiplet架构全面渗透，苹果坚持单die SoC加封装层集成（UltraFusion），高通和联发科在手机芯片上仍以单die为主，但已布局多die方案。未来chiplet互操作性的进展会导致集成生态重构，具备IP和接口话语权的厂商将主导行业标准。

11. 风险

（以下仅为产业风险因素梳理，不作为任何投资取向判断）

• 良率与成本失速：3nm以下良率爬坡困难。若缺陷密度持续高位，大die产品可能出现成本爆涨甚至产品跳票，冲击整个AI芯片交付节奏。
• 先进封装产能瓶颈：以CoWoS为代表的高密度2.5D封装产能至2024年依然紧张（据台积电2024Q1法说会，2024年CoWoS产能仍难以完全满足客户需求）。一旦关键封装环节扩产不及预期，下游系统厂商将面临出货瓶颈。
• 地缘政治与供应链分裂：先进逻辑裸片制造高度集中于中国台湾及韩国。出口管制和区域自主化可能催生“合规die”平行供应链，增加设计兼容与互连标准统一的难度，长期推高行业成本。
• 散热与可靠性挑战：多die 3D堆叠在每平方毫米功率密度急剧攀升，传统散热手段面临物理极限。若无法有效解决热串扰，将制约高密度集成的规模应用。
• 标准碎片化：尽管UCIe提供了开放互联框架，但各巨头的专属方案（NVLink-C2C、Infinity Fabric、英特尔AIB）依然存在，可能导致chiplet生态割裂，阻碍第三方die的繁荣。

12. 误读纠偏

❌ “7nm/5nm是指裸片上的晶体管实际宽度” ✅ 正解：这些数字仅是工艺节点命名，已远不代表任何实际物理栅长或金属间距。裸片内晶体管栅极间距约为节点名称的几十分之一，且台积电、三星、英特尔的同代节点物理参数并不相同。评价裸片应关注晶体管密度、功耗和良率。

❌ “Die size 越大，性能就越强” ✅ 正解：面积扩大能容纳更多晶体管，但超大die面临良率悬崖、时钟偏斜、电源完整性恶化与散热困难。现代设计更倾向于通过多die/3D堆叠和专用加速单元来提升系统性能，而非盲目扩充单die面积。

❌ “chiplet就是把几颗独立封装的芯片装在一起，就是多芯片模块（MCM）” ✅ 正解：传统MCM使用已独立封装的芯片，互连密度低、功耗高；chiplet直接在裸片层面通过微凸块、硅桥或混合键合进行高密度互连，带宽密度提升千倍级别，且允许不同工艺节点或不同功能IP的裸片混搭，改变产业链协作模式。

❌ “先进封装只对高端芯片有用，和普通产品无关” ✅ 正解：先进封装技术已下探至手机SoC、汽车芯片、IoT处理器。例如手机AP用Fan-Out封装实现紧凑厚度；汽车MCU用多die封装集成非易失性存储与处理逻辑。裸片级集成的理念正在全产品线渗透。

13. 最新事件

（以下为2023年下半年至2024年6月前已验证的公开事件）

• 英伟达Blackwell B200/G200发布（2024年GTC）：采用两颗计算die（每颗面积超800 mm²）通过10 TB/s NVLink-HBI连接成统一GPU，并搭配8颗HBM3e。这标志着极端大die尺寸与多die缝合策略进入新高度。
• 台积电宣布N2工艺与背面供电（2024年技术论坛）：N2节点采用纳米片晶体管，2025年量产；配套推动3D Fabric纵深集成，为更大面积、更高密度的多裸片系统做准备。
• UCIe 1.1规范发布（2023年9月）：新增针对3D混合键合的互连规范、增强协议层功能，提高多die互操作的标准化程度，推动第三方chiplet商用。
• AMD MI300X量产（2023年H2）：使用3D混合键合技术将8枚计算die和8枚HBM3堆叠在一起，总die数量超过10枚，展示单片封装内硅经济密度极限。
• 中国大陆本土chiplet平台：长电科技宣布XDFOI多维扇出封装平台为本土客户提供chiplet集成方案；多家初创公司推出AI与互连专用chiplet，反映国产供应链积极绕开先进单die制程限制。

这些事件共同显示，裸片层面竞争正从“制造工艺微缩”转向“系统级封装拼装”，技术迭代加速。

14. 跟踪指标

想要持续判断裸片与多die集成产业发展节奏，可关注以下几个可量化的高频指标：

1. 台积电月度营收及先进制程（N7及以下）占比（来源：台积电月营收公告）。反映先进die代工需求的热度。
2. ASML EUV光刻机季度出货量（来源：ASML财报）。EUV机台是先进裸片制造的先导指标。
3. 主要芯片设计厂商旗舰产品的die面积与die数量（如英伟达、AMD、苹果发布会上公布的die shot与规格）。标志单die极限与多die趋势。
4. CoWoS及同类先进封装月产能（台积电法说会与供应链报道）。直接制约AI芯片出货。
5. UCIe生态兼容产品数量及新成员（UCIe联盟官网）。衡量开放chiplet生态成熟度。
6. HBM DRAM合约价与出货规模（TrendForce、DRAMeXchange）。HBM die需求是大算力芯片的镜像。
7. 半导体设备接单出货比（B/B值）与北美半导体设备制造商订单（SEMI数据）。反映整体制造端资本支出意愿，先进die投资先行。
8. 晶圆级缺陷密度和良率改善曲线（代工厂技术论坛公开的D0趋势）。可推断特定工艺节点是否进入成本舒适区。

15. 信源

以下为本概念页撰写过程中引用的机构报告与公开资料（部分数据取自2023-2024年行业公开披露）：

• WSTS (World Semiconductor Trade Statistics), 2023年秋季半导体市场预测, 2023年11月。
• TrendForce集邦咨询, 《全球晶圆代工十大业者营收排名》, 2023年12月；HBM市场趋势分析, 2023年8月。
• Yole Intelligence, 《Status of the Advanced Packaging Industry 2023》, 2023年。
• Omdia, 《Chiplet Processor Market Tracker》, 2023年。
• 英伟达GTC 2024主题演讲与ISCA 2022 H100技术报告。
• 台积电2023-2024年技术论坛、季度法说会材料。
• UCIe联盟公开白皮书v1.1, 2023年。
• ISSCC、Hot Chips等学术会议公开论文。
• 各公司官网及投资者关系资料（苹果、AMD、英特尔、日月光等）。

（注：文中提及公司仅为产业现象描述，不构成任何投资建议。所有市场规模和产能数据已标明来源、年份与口径，未经明确标注处则为定性分析。）