裸片

1. 3 秒看懂

• 什麼是裸片（Die）：從一片完整的晶圓上切割下來、尚未封裝的一片微小矽基塊，內部集成了完整的積體電路功能單元。
• 核心價值：裸片直接決定晶片的算力上限、功耗特徵、良率成本和供應鏈彈性，是半導體產業鏈中最小的“可交付物理模組”。
• 與普通使用者的距離：手機、電腦、伺服器裡的每一顆CPU/GPU/SoC，封裝外殼內部承載的就是一顆或多顆裸片。系統級效能的邊界，在裸片物理設計與晶圓製造階段就已基本鎖定。

2. 3 分鐘產業解釋

在半導體制造中，先在12英寸（或8英寸）晶圓上同時光刻、刻蝕出成百上千個完全一致的電路單元，這些單元便是裸片。晶圓級工藝完成後，通過劃片機沿預留的劃片槽切割分離，再對每個裸片進行探針測試（CP測試），只有通過引數與功能考核的合格裸片才會進入封裝環節，與基板、散熱蓋、引腳等組合，最終成為市場可見的晶片商品。

裸片是整個產業成本、效能、良率和商業模式的博弈起點：

• 成本錨點：一片晶圓的加工費用相對固定，單顆裸片成本=晶圓成本/(每晶圓裸片數×良率)。裸片面積每縮小5%，就可能在12英寸晶圓上多安排數十顆die，對單顆成本影響顯著。據台積電2023年公開投資者資料，先進製程（如N5）12英寸晶圓加工均價已超過10000美元，高密度裸片的經濟性極其敏感。
• 效能底座：裸片的設計工藝節點（如4nm、3nm等定性描述）決定電晶體密度與開關速度；其內部架構、快取層級、片上互連拓撲等，直接影響最終產品的每瓦效能。
• 先進封裝的驅動力：傳統封裝是一個外殼裝一顆die。如今，AMD的Ryzen/EPYC處理器、輝達的H100/H200乃至2024年釋出的Blackwell B200 GPU、Apple的M系列Ultra晶片，均採用多顆裸片通過2.5D/3D先進封裝（如CoWoS-S/R/L、InFO-LSI、EMIB）拼合成系統。裸片層面的異構整合正在重塑設計範式與晶圓廠、封測廠之間的價值分配。

可以說，讀懂了裸片的物理極限與多die整合邏輯，就抓住了後摩爾時代半導體競爭的核心錨點。

3. 技術原理

3.1 裸片的物理形態與晶圓排布

一片直徑300mm的晶圓上，裸片呈矩陣排列，相鄰die之間留有寬度約幾十微米的劃片槽（scribe line），槽內常佈置工藝監控圖形、對準標記與引數測試結構。示意圖如下：

+------------------------------------------+
|  [Die 1]  [Die 2]  [Die 3]  ...          |
|  [Die N]  [Die N+1] ...                  |
|              ......                      |
|  劃片槽（含有測試鍵、對準標記）          |
+------------------------------------------+
         300mm 矽晶圓示意

單個裸片內部則是一個高度複雜的奈米級城市，示意結構：

+----------------------------+
|  CPU/GPU 運算簇            |
|  [大容量SRAM快取]          |
|  NPU/DSP 加速器            |
|  記憶體控制器 & PHY          |
|  PCIe/CXL SerDes            |
|  電源管理區域              |
+----------------------------+

3.2 裸片生命週期的三個關口

關口一：設計。由EDA工具完成從架構定義、RTL設計、邏輯綜合到物理實現的閉環，最終輸出GDSII版圖，交付晶圓廠製造。一塊裸片可能整合數十億至數千億個電晶體，例如AppleA17 Pro（台積電3nm）包含約190億電晶體，輝達H100 GPU單die電晶體超過800億。設計階段不僅要追求效能、功耗與面積（PPA）最優，還要兼顧可測性設計（DFT）、電源分配網路及多die互連的劃分策略。

關口二：製造。晶圓廠通過光刻、刻蝕、沉積、離子注入、平坦化等數百道工序，在矽襯底上逐層建置電晶體和金屬互連。工藝微縮至5nm以下時，極紫外光刻（EUV）成為必需，且缺陷密度（D0）的控制難度陡增。一個極微小的顆粒缺陷就可能使整個大尺寸die失效，這對資料中心級大算力die的設計尺寸形成硬約束。

關口三：測試與切割。晶圓完成製造後，首先使用探針卡進行晶圓級測試（CP測試），篩選出功能失效或引數超差的die並打點標記。隨後，砂輪劃片刀沿劃片槽將晶圓切割為獨立的裸片，合格品稱為“已知合格裸片”（Known Good Die, KGD）。對於多die整合封裝，KGD的準確供應直接決定了最終系統級成品率。

3.3 多裸片整合架構的內在邏輯

當單晶片面積逼近一次光刻曝光最大區域（光罩極限約26mm×33mm），且超大die的良率隨面積呈指數級下降時，產業採用“分而治之”策略：

• 同構chiplet：把同質功能的大型die拆分為多個小塊，通過高速片間匯流排（UCIe、NVLink-C2C、Infinity Fabric等）重新拼裝，等效面積可超越光罩極限。
• 異構整合：計算die採用最先進邏輯工藝製造，I/O die使用成熟且廉價的工藝節點，實現效能與成本的最優組合。Intel Meteor Lake系列即採用計算die、GPU die、SoC die和I/O die的多tile整合。
• 3D堆疊：將上層快取記憶體die或邏輯die垂直鍵合於核心計算die之上，大幅度縮短互連距離。2023年AMD的3D V-Cache技術已在Ryzen X3D系列中商用，顯著提升遊戲效能。

4. 關鍵引數

裸片的技術競爭力可通過以下引數衡量，各項引數既獨立又相互制約：

引數	定義與說明	對系統的影響	典型數值/趨勢
Die 面積	裸片的物理二維尺寸（mm²）	直接決定單片晶圓產出數量（DPW），與成本強關聯	手機SoC約80120 mm²；資料中心GPU達400800+ mm²（如輝達H100約814 mm²，來源：輝達ISCA 2022技術報告）
電晶體密度	單位面積電晶體數量（MTr/mm²）	影響效能、能效；邏輯與SRAM密度各異	台積電N5節點約171 MTr/mm²（邏輯），N3節點約215 MTr/mm²（來源：台積電技術論壇2023公開資料）
缺陷密度 (D0)	單位面積上導致die失效的致命缺陷數	大die良率極其敏感，D0小幅惡化即可導致良率崩塌	成熟工藝D00.1 defects/cm²；先進工藝初期可0.5 defects/cm²，隨工藝成熟逐步下降
片間互連頻寬密度	多die封裝中單位邊緣長度的資料傳輸率 (GB/s/mm)	決定chiplet能否實現接近單die的效能一致性	UCIe標準目標2D封裝≥1.3 TB/s/mm（即約10.4 GB/s/mm）；先進封裝實際產品如輝達NVLink-C2C約500 GB/s總頻寬（依賴邊帶長度）
熱密度	面積歸一化功耗 (W/mm²)	影響散熱方案、封裝選型，限制最大可用die尺寸	高階GPU滿載時熱密度可超1 W/mm²，須搭配液冷或均溫板（來源：Hot Chips 2023輝達演講）
光罩限制	單次曝光可成像的最大矩形區域	物理約束，單片die不可逾越，但可通過多die拼接繞過	約26mm × 33mm，即約858 mm²

良率模型（如Murphy模型）直觀揭示了面積與良率的關係：Y = [1–exp(–A·D0)]/(A·D0)，當A增加時Y急劇下降。因此，設計面積大於400 mm²的裸片必須規劃充裕的冗餘或選擇拆分chiplet路徑。

5. 技術路線

裸片的實現路線已從單一“摩爾定律收縮”演化為四個主流方向，各有其適用場景與取捨：

維度	單片大Die	多Die同構chiplet	多Die異構（計算+I/O分離）	3D堆疊（邏輯on邏輯/快取）
面積約束	受光罩極限≤~800 mm²	單die小，可系統總規模超越光罩	不同功能die可按需搭配	上層die尺寸受限，縱向疊層
成本/良率	大die良率低，單顆成本高	小die良率高，總成本相對優	成熟工藝制I/O die節省成本	額外堆疊和散熱成本，但效能增益大
互連效能	無需片外互連，延遲最低	依賴高密度互連，頻寬密度量級GB/s/mm	I/O die承擔交換，最佳化擴充套件	微凸塊或混合鍵合，頻寬極高，能效好
散熱	熱阻路徑直接	分散熱源，易於管理	分割槽熱設計	熱堆積嚴重，是最大工程挑戰
代表產品	早期高階CPU/GPU	AMD EPYC、Ryzen桌面；一些AI ASIC	Intel Meteor Lake、多款Arm伺服器SoC	AMD 3D V-Cache、HBM堆疊

2024年重要動向：輝達Blackwell B200 GPU將兩個大型計算die（各超800 mm²）通過10TB/s的NVLink-HBI連線為統一CUDA GPU，這實際上是超級大die的封裝級縫合，介於大die與chiplet之間。同時，3D混合鍵合（Hybrid Bonding）開始從影像感測器、快取向邏輯-邏輯堆疊滲透，UCIe 1.1規範進一步統一了互聯介面，為多die裸片的開放生態奠定基礎。

6. 上游

裸片產業鏈的最上游包括支撐設計、製造與劃片的全部能力：

• 設計工具與IP：Cadence、Synopsys（前端到後端EDA）；新思科技與Arm提供的邏輯單元庫、高速SerDes PHY IP、UCIe控制器IP等。這些是裸片從RTL走向物理實現的必備基礎。
• 關鍵裝置：ASML（EUV光刻機），2023年單臺NXE:3600D售價約2億美元，是先進裸片製程的絕對瓶頸；應用材料、Lam Research（沉積、刻蝕）；KLA等過程控制與缺陷檢測裝置；Disco、東京精密等劃片機供應商，負責將晶圓變成單顆die。
• 核心材料：環球晶圓、SUMCO等供應大尺寸矽晶圓；光刻膠、特種氣體、靶材等，影響缺陷密度和良率。
• 先進製程代工：台積電、三星晶圓代工、英特爾代工服務（IFS），掌握電晶體藍圖與製造工藝，直接決定裸片物理實現。

上游的集中度較高，僅在光刻機、EDA和高階晶圓代工層面，前兩名玩家往往佔據80%以上份額。

7. 下游

裸片輸出後的封裝、測試及系統整合構成下游生態：

• 封裝與測試（OSAT）：日月光、安靠、長電科技、通富微電等，將裸片結合基板、引線架構，完成傳統打線或倒裝焊封裝。先進封裝方面，台積電的CoWoS/InFO（屬於代工廠封裝）與日月光的FOCoS等是AI晶片不可或缺的產能。
• KGD與中介層：儲存廠商（SK海力士、三星、美光）將HBM DRAM die以KGD形式供應給2.5D封裝整合；矽中介層（interposer）、有機中介層等是裸片間高密度互連的橋樑。
• 系統廠商：Apple、輝達、AMD、英特爾、高通、博通等，以裸片為最小設計單元，定義整體晶片產品。2024年AppleM3 Ultra預計雙die通過UltraFusion連線，延續異構整合路徑。
• 最終應用：資料中心AI伺服器（推動大die GPU與HBM需求）、智慧手機（追求小die高能效）、汽車ADAS/座艙晶片（可靠性要求極高）、IoT裝置。

下游需求通過系統廠商直接反推裸片面積、功率預算與互連指標，是技術迭代的最終驅動力。

8. 受益公司

受益於裸片微縮與多die整合趨勢的產業鏈公司（僅列示產業環節，不構成任何投資建議）：

• 代工端：台積電（先進邏輯大die及CoWoS封裝）、三星電子（晶圓代工與2.5D I-Cube封裝）、英特爾（Intel 20A/18A及EMIB/Foveros技術）。
• 設計/IP公司：輝達、AMD、英特爾、高通、聯發科、博通，以及積極採用chiplet架構的雲端端自研晶片廠商（各資料中心巨頭自研）。
• 先進封裝與測試：日月光投控（VIPack等）、安靠科技、長電科技（XDFOI）等，因多die封裝價值量提升。
• 裝置與工具：ASML、應用材料、科林研發、KLA、劃片裝置商Disco，均直接受惠於裸片製造複雜度的提升。
• 互連IP與晶片粒供應商：UCIe聯盟內IP公司、第三方chiplet供應商（如某些創業企業），可能隨著開放chiplet生態而切入供應鏈。

值得留意的是，因先進製程和先進封裝產能集中在少數廠商，AI裸片需求可能加劇供應鏈的緊平衡狀況。

9. 市場規模

以下資料來源於公開第三方機構，所有數字均註明預測年份與口徑。

• 全球半導體市場：據世界半導體貿易統計組織（WSTS）2023年11月預測，2023年全球半導體市場規模為5200億美元，年增率下降9.4%；2024年預計將增長13.1%，達到5884億美元（來源：WSTS秋季預測公告）。裸片相關價值貫穿其中。
• 晶圓代工市場：據TrendForce 2023年12月報告，2023年全球前十大晶圓代工廠商產值合計約1125億美元，年減約12%。其中臺積電市佔率超過55%，先進製程（7nm及以下）貢獻其近半營收。代工營收可視為裸片製造價值的直接體現。
• 先進封裝市場：根據Yole Intelligence《Status of the Advanced Packaging Industry 2023》，2022年全球先進封裝市場規模約443億美元，預計到2028年將增長至786億美元，複合年均增長率約10%。其中2.5D/3D封裝（CoWoS、Fan-Out等）增速最快，直接反映多die整合對封裝價值的拉動。
• HBM裸片市場：TrendForce 2023年資料顯示，2023年全球HBM DRAM市場規模約25億美元，2024年在AI訓練需求推動下可望年增率增長至89億美元（來源：TrendForce 2023年8月新聞稿）。HBM die屬於特殊的高階裸片，採用堆疊和矽通孔技術。
• Chiplet市場：Omdia 2023年預測，全球chiplet處理器市場將從2022年的約35億美元增長至2028年的超過180億美元。該口徑主要涵蓋CPU、GPU等以多裸片形式出貨的產品，尚不包括所有異構整合晶片。

上述數字表明，裸片已不僅是晶圓代工的附屬產物，而是直接牽引封測、互連和材料多環節拉昇價值的核心載體。

10. 玩家對比

以下對比聚焦全球具備先進邏輯裸片製造能力的三家主要晶圓代工廠，以及系統廠商在多die設計上的策略差異（資料截至2024年上半年）：

廠商	已量產最先進節點	2024-2025路線	多die封裝技術	關鍵客戶/產品示例
台積電	N3（3nm）	N3E、N2（2025）GAA	CoWoS-S/R/L、InFO-LSI、3D Fabric	AppleA17/M3、輝達H100/B200、AMD EPYC/Instinct
三星電子	3nm GAA（SF3E）	SF3、SF2（2025）	I-Cube、X-Cube（3D堆疊）	自研Exynos、部分客戶ASIC
英特爾	Intel 4（7nm級）	Intel 3、20A（2024）、18A（2025）	EMIB、Foveros、Foveros Direct	自家酷睿Ultra、至強處理器，代工客戶待定

在設計側，輝達保持大型單die+多die封裝並行策略，AMD採用統一chiplet架構全面滲透，Apple堅持單die SoC加封裝層整合（UltraFusion），高通和聯發科在手機晶片上仍以單die為主，但已版面配置多die方案。未來chiplet互操作性的進展會導致整合生態重構，具備IP和介面話語權的廠商將主導行業標準。

11. 風險

（以下僅為產業風險因素梳理，不作為任何投資取向判斷）

• 良率與成本失速：3nm以下良率爬坡困難。若缺陷密度持續高位，大die產品可能出現成本爆漲甚至產品跳票，衝擊整個AI晶片交付節奏。
• 先進封裝產能瓶頸：以CoWoS為代表的高密度2.5D封裝產能至2024年依然緊張（據台積電2024Q1法說會，2024年CoWoS產能仍難以完全滿足客戶需求）。一旦關鍵封裝環節擴產不及預期，下游系統廠商將面臨出貨瓶頸。
• 地緣政治與供應鏈分裂：先進邏輯裸片製造高度集中於中國臺灣及韓國。出口管制和區域自主化可能催生“合規die”平行供應鏈，增加設計相容與互連標準統一的難度，長期推高行業成本。
• 散熱與可靠性挑戰：多die 3D堆疊在每平方毫米功率密度急劇攀升，傳統散熱手段面臨物理極限。若無法有效解決熱串擾，將制約高密度整合的規模應用。
• 標準碎片化：儘管UCIe提供了開放互聯架構，但各巨頭的專屬方案（NVLink-C2C、Infinity Fabric、英特爾AIB）依然存在，可能導致chiplet生態割裂，阻礙第三方die的繁榮。

12. 誤讀糾偏

❌ “7nm/5nm是指裸片上的電晶體實際寬度” ✅ 正解：這些數字僅是工藝節點命名，已遠不代表任何實際物理柵長或金屬間距。裸片內電晶體柵極間距約為節點名稱的幾十分之一，且台積電、三星、英特爾的同代節點物理引數並不相同。評價裸片應關注電晶體密度、功耗和良率。

❌ “Die size 越大，效能就越強” ✅ 正解：面積擴大能容納更多電晶體，但超大die面臨良率懸崖、時鐘偏斜、電源完整性惡化與散熱困難。現代設計更傾向於通過多die/3D堆疊和專用加速單元來提升系統性能，而非盲目擴充單die面積。

❌ “chiplet就是把幾顆獨立封裝的晶片裝在一起，就是多晶片模組（MCM）” ✅ 正解：傳統MCM使用已獨立封裝的晶片，互連密度低、功耗高；chiplet直接在裸片層面通過微凸塊、矽橋或混合鍵合進行高密度互連，頻寬密度提升千倍級別，且允許不同工藝節點或不同功能IP的裸片混搭，改變產業鏈協作模式。

❌ “先進封裝只對高階晶片有用，和普通產品無關” ✅ 正解：先進封裝技術已下探至手機SoC、汽車晶片、IoT處理器。例如手機AP用Fan-Out封裝實現緊湊厚度；汽車MCU用多die封裝整合非易失性儲存與處理邏輯。裸片級整合的理念正在全產品線滲透。

13. 最新事件

（以下為2023年下半年至2024年6月前已驗證的公開事件）

• 輝達Blackwell B200/G200釋出（2024年GTC）：採用兩顆計算die（每顆面積超800 mm²）通過10 TB/s NVLink-HBI連線成統一GPU，並搭配8顆HBM3e。這標誌著極端大die尺寸與多die縫合策略進入新高度。
• 台積電宣佈N2工藝與背面供電（2024年技術論壇）：N2節點採用奈米片電晶體，2025年量產；配套推動3D Fabric縱深整合，為更大面積、更高密度的多裸片系統做準備。
• UCIe 1.1規範釋出（2023年9月）：新增針對3D混合鍵合的互連規範、增強協議層功能，提高多die互操作的標準化程度，推動第三方chiplet商用。
• AMD MI300X量產（2023年H2）：使用3D混合鍵合技術將8枚計算die和8枚HBM3堆疊在一起，總die數量超過10枚，展示單片封裝內矽經濟密度極限。
• 中國大陸本土chiplet平台：長電科技宣佈XDFOI多維扇出封裝平台為本土客戶提供chiplet整合方案；多家初創公司推出AI與互連專用chiplet，反映國產供應鏈積極繞開先進單die製程限制。

這些事件共同顯示，裸片層面競爭正從“製造工藝微縮”轉向“系統級封裝拼裝”，技術迭代加速。

14. 追蹤指標

想要持續判斷裸片與多die整合產業發展節奏，可關注以下幾個可量化的高頻指標：

1. 台積電月度營收及先進製程（N7及以下）佔比（來源：台積電月營收公告）。反映先進die代工需求的熱度。
2. ASML EUV光刻機季度出貨量（來源：ASML財報）。EUV機臺是先進裸片製造的先導指標。
3. 主要晶片設計廠商旗艦產品的die面積與die數量（如輝達、AMD、Apple釋出會上公佈的die shot與規格）。標誌單die極限與多die趨勢。
4. CoWoS及同類先進封裝月產能（台積電法說會與供應鏈報道）。直接制約AI晶片出貨。
5. UCIe生態相容產品數量及新成員（UCIe聯盟官網）。衡量開放chiplet生態成熟度。
6. HBM DRAM合約價與出貨規模（TrendForce、DRAMeXchange）。HBM die需求是大算力晶片的映象。
7. 半導體裝置接單出貨比（B/B值）與北美半導體裝置製造商訂單（SEMI資料）。反映整體制造端資本支出意願，先進die投資先行。
8. 晶圓級缺陷密度和良率改善曲線（代工廠技術論壇公開的D0趨勢）。可推斷特定工藝節點是否進入成本舒適區。

15. 信源

以下為本概念頁撰寫過程中引用的機構報告與公開資料（部分資料取自2023-2024年行業公開揭露）：

• WSTS (World Semiconductor Trade Statistics), 2023年秋季半導體市場預測, 2023年11月。
• TrendForce集邦諮詢, 《全球晶圓代工十大業者營收排名》, 2023年12月；HBM市場趨勢分析, 2023年8月。
• Yole Intelligence, 《Status of the Advanced Packaging Industry 2023》, 2023年。
• Omdia, 《Chiplet Processor Market Tracker》, 2023年。
• 輝達GTC 2024主題演講與ISCA 2022 H100技術報告。
• 台積電2023-2024年技術論壇、季度法說會材料。
• UCIe聯盟公開白皮書v1.1, 2023年。
• ISSCC、Hot Chips等學術會議公開論文。
• 各公司官網及投資者關係資料（Apple、AMD、英特爾、日月光等）。

（注：文中提及公司僅為產業現象描述，不構成任何投資建議。所有市場規模和產能資料已標明來源、年份與口徑，未經明確標註處則為定性分析。）