数字存算（Digital Compute-in-Memory）

1. 3秒看懂

数字存算（Digital Computing-in-Memory / Near-Memory Computing）是在存储单元内部或紧邻存储阵列执行数字逻辑计算的技术范式。其核心目标是打破冯·诺依曼架构中“数据在计算单元与存储单元间频繁搬运”的瓶颈（即“内存墙”），大幅降低数据搬运的能耗与延迟。该技术使AI推理——尤其是对功耗极度敏感的边缘侧和大规模参数模型的推理——得以在接近数据驻留的位置完成，有望将特定任务的能效比（TOPS/W）推升至传统数字加速器的若干倍甚至数十倍。

2. 3分钟产业解释

当代AI算力芯片（GPU、FPGA、ASIC）虽然计算能力飞速提升，但依然遵循计算与存储物理分离的经典范式。每一次乘加运算都需从外部DRAM加载权值和激活值，再将结果写回，导致“数据传输能耗远高于计算能耗”，并且受到存储带宽速度的严格制约。在数据中心，大型语言模型推理的能效和延迟正成为总拥有成本（TCO）的瓶颈；在边缘侧，毫瓦级功耗预算下的智能感知更要求颠覆性的数据处理方式。

数字存算正是为此而生。它将有限精度的数字计算单元（如乘法器、加法器、查找表）嵌入或依附于高密度片上存储（如SRAM、eDRAM、甚至3D堆叠的DRAM），形成“能就地算”的存储。根据计算电路与存储阵列的耦合程度，产业上分为三大类：

• 近存计算（Near-Memory Computing）：计算逻辑芯片与高带宽存储（HBM、GDDR6等）通过2.5D/3D先进封装紧密集成，使数据在极短物理距离内传输，大幅提升有效带宽。英伟达、AMD的GPU搭配HBM即是早期形态，而三星的HBM-PIM、SK海力士的AiM则是在存储层内部直接植入计算单元，属于更激进的近存数字计算。
• 存内计算（In-Memory Computing, CIM）：利用大规模存储阵列（如SRAM位单元）执行部分数字逻辑。在数字存内计算中，权值以数字信号储存在单元中，复数单元与附加的数字逻辑共同完成向量-矩阵乘法（MAC），输出仍为数字量，从而避免了模拟域易受工艺、电压、温度波动干扰的弱点。
• 计算型存储（In-Storage Computing）：在SSD主控或近闪存端集成轻量级CPU/NPU，对存储在其上的数据进行过滤和预处理，减少向主机端搬移的数据量。主要面向大数据分析场景。

截至2024‑2025年，数字存算正处于从学术原型向工程化产品跨越的关键阶段：近存计算（尤其是HBM集成逻辑）已实现量产并应用于数据中心；数字存内计算在边缘语音/视觉AI SoC中已初具规模；更高性能、面向数据中心的存内AI加速器仍在验证与早期客户导入期。整个产业链从EDA工具、存储器IP、先进封装到系统软件栈正快速完善，驱动AI算力从“更快的计算”转向“更省数据的移动”。

3. 技术原理

冯·诺依曼架构的核心矛盾在于：处理器与主存之间有一条性能黑洞——每做一次权值读取的能耗可能比一个MAC运算本身高出2‑3个数量级。数字存算的解决思路是利用存储器的天然高并行度，把计算“折叠”进入存储的读写路径。

对于基于SRAM的数字存内计算，一种典型架构是：将神经网络的权值以数字编码形式分布在多个SRAM bitcell中，输入特征图经字线驱动，同时在阵列的读出电路（或额外集成的数字组合逻辑）中实现多位乘法和累加。例如：将权值对应为1/‑1 或 INT4，输入激活值通过字线脉冲宽度调制代表数值，再配合数字加法树得到部分和，整个过程不经过高速串行总线，显著降低IO功耗。这类实现完全在数字域操作，精度在架构层面可控，可通过增加位宽来达到INT8甚至FP16的推理精度，而不会引入模拟存算中的非理想因素（如晶体管失配、电流噪声、ADC量化误差）。

近存计算的原理则更侧重封装与系统级集成。以三星HBM-PIM为例，每个HBM堆栈内的DRAM bank旁嵌入一个可编程计算单元（PCU），能够在bank之内执行FP16乘加与归约运算，而无需将全部数据搬运至外部GPU。该PCU本质是一款精简的数字处理器，利用DRAM bank内部的极高带宽（可达TB/s级）完成计算后，仅将汇总结果发送给主机。这一方案大幅减轻了片间互联压力，使系统能效提升约2倍（数据源：三星白皮书，2021年）。类似地，SK海力士的AiM加速器将4×4数字乘法器阵列植入GDDR6内存芯片，每颗内存内部就具备独立完成矩阵运算的能力，实现在多种AI模型中“数据停留在内存芯片内即可完成一轮推理”。

计算型存储则是将轻量级Arm/RISC‑V核心嵌入SSD控制器，使数据库查询或视频分析的一部分计算直接在存储设备上发生，无需经过PCIe/NVMe的传输。数字逻辑的引入使其能运行标准的嵌入式LINUX与用户可编程框架，大大扩展了传统存储设备的角色。

4. 关键参数

评价数字存算芯片及其系统的关键指标与传统AI加速器不尽相同，以下参数尤为关键，数值均基于特定年份、具体厂商公布或学术披露，口径各有不同：

• 能效比（TOPS/W）：在INT8推理任务下，量产级数字存算SoC的能效比通常在5‑20 TOPS/W之间。例如，后摩智能发布的鸿途H30芯片（2023年）官方标称INT8算力256 TOPS，典型功耗35 W，换算能效比约7.3 TOPS/W（来源：后摩智能官网，2023年）。学术界数字存内计算论文芯片在ISSCC 2024展示的最高能效可达约20‑30 TOPS/W（INT8，0.9 V，28nm/22nm），但均为小规模测试芯片，尚非产品级。作为对比，同一时期典型7nm GPU的INT8能效约1‑3 TOPS/W。
• 算力密度（TOPS/mm²）：衡量硅面积效率。先进数字存内计算的原型在物理布局下可实现4‑10 TOPS/mm²（INT8），量产数字存算AI SoC通常在1‑3 TOPS/mm²（来源：企业技术文章及学术回顾，2024年）。
• 精度（bit width）：数字存算天然支持多精度（INT1‑INT16甚至BF16/FP16），视逻辑电路开销而定。当前商用边缘数字存算芯片多支持INT4/INT8，数据中心方向则须达到BF16/FP16以满足训练和复杂推理需求，如三星HBM-PIM即以FP16计算（来源：三星，2021年）。
• 数据搬运带宽减少比率：这是存算架构的核心价值维度。在标准ResNet‑50推理任务中，使用SRAM数字存内计算可以将特征图搬运带宽降低至传统架构的1/3至1/10（依据ISSCC 2023论文实测）。具体视模型数据复用率而定。
• 接口带宽与延迟：近存计算产品（如HBM‑PIM）可将逻辑层到单个bank的带宽提升至1‑2 TB/s，延迟较传统HBM‑GPU路径缩短约50%（来源：SK海力士AiM技术资料，2023年）。
• 容量密度：数字存算芯片需要较大片上SRAM容量以容纳权值，这直接影响成本。当前量产的边缘数字存算SoC片上SRAM一般在1‑10 MB量级，而面向数据中心的存内计算加速芯片设计目标可达数百MB甚至GB级，多采用3D堆叠DRAM提供容量。
• 量产工艺节点与封装：量产芯片工艺跨度大，从55nm（NOR Flash模拟存算）到12nm/7nm（数字存内计算/近存逻辑）不等。先进封装方案如CoWoS、SoIC、EMIB等被广泛采用，它们是近存计算实现的关键使能技术，其产能和成本直接影响数字存算芯片的可获得性。

上述参数的具体数值高度依赖于基准测试（MLPerf等）以及工作负载，各厂商宣传值不可直接横向对比。不确定或非公开的细节统一注明“公开资料未见”。

5. 技术路线

数字存算并非单一技术路径，而是一个分层技术谱系。依据计算电路与存储阵列的物理耦合程度，可梳理为三条主干路线。

路线一：近存计算（Near‑Memory Computing） 这是当前产业化最快、生态最完备的路线。核心技术是利用2.5D硅中介层、3D堆叠（如台积电SoIC、英特尔Foveros）将逻辑芯片与高带宽存储器面对面贴合，缩短物理走线。第二代进阶方案是在存储器内部引入可编程计算单元：三星HBM‑PIM（2021）、SK海力士AiM（基于GDDR6，2023年展示）即在DRAM芯片内部集成浮点/定点数字处理单元，使存储芯片自身完成矩阵乘加。其优点是可与现有GPU/CPU生态系统互补，软件改动相对小，同时可利用先进DRAM工艺的高容量。但每个bank的计算资源固定，灵活性不如独立ASIC。

路线二：存内计算（In‑Memory Computing, 侧重SRAM/eDRAM数字方案） 实现布尔逻辑或算术运算于存储单元阵列内，强调“原位计算”。数字存内计算通常采用多比特SRAM阵列与植入的数字组合逻辑（如内建乘法器、加法器、移位器）配合，实现无模拟噪声的神经网络推理。代表案例如台积电展示的N6数字存内计算测试芯片（2023年），在6nm工艺上集成数字MAC阵列与SRAM，可达到较高能效；国内后摩智能鸿途H30采用12nm SRAM数字存内计算，已投入客户测试。另一种数字实现是利用DRAM颗粒的数位逻辑门进行按位计算，SK海力士的AiM本质上也兼具存内计算特征。数字路线的优势在于精度可控、工艺伸缩性好、无需校准复杂的ADC/DAC，其软硬件可重用现有数字设计生态。挑战在于大规模阵列的面积开销与布线复杂度，软件编译需专门优化数据的空间定位。

路线三：计算型存储（In‑Storage Computing） 将低功耗CPU核心或小面积NPU直接置入SSD控制器或Flash通道控制器中，数据在离开闪存之前就完成过滤和部分分析。典型应用是大型对象存储（如AWS Nitro卡之外的存储端点）与视频监控边缘存储。由于其算力通常仅为数十GOPS级别，主要收益体现在带宽和系统功耗节约，而非替代AI主加速器。该路线在技术成熟度和标准化方面仍处于早期，NGDA和SNIA等组织正推进计算型存储的接口规范。

此外，学术界和部分初创企业也在探索基于新非易失性存储器（ReRAM、MRAM）的数字与混合信号存内计算，但其量产与可靠性尚需多年打磨。在数字存算范畴内，目前最具确定性的量产路线仍为SRAM‑数字与近存DRAM逻辑融合。

6. 上游

数字存算产业链上游包括提供设计工具、IP核、存储器介质、先进制造与封装工艺的关键供应商。

EDA与IP 存内计算和近存计算的架构设计需要专用的编译、布局布线和仿真工具链。虽然主流的Cadence、Synopsys和西门子EDA已支持2.5D/3D封装设计、多芯片异构集成设计，但专门针对数字存内计算逻辑综合与自动放置的EDA功能“公开资料未见”成熟商业产品，多以设计服务公司与学术套件补足。存储IP方面，SRAM编译器（台积电、Arm、Sidense等）和eDRAM、MRAM等接口IP是存内计算芯片不可或缺的积木。部分企业（如Imagination、Ceva）提供AI处理器IP核，设计方可将这些轻量级核植入近存或存内架构。

存储介质与工艺 高性能SRAM、嵌入式DRAM、以及未来可能导入的ReRAM/MRAM存储器件的制造需依赖先进CMOS工艺。台积电N6/N5能提供高密度SRAM和3D Fabric封装选项，是其数字存内计算测试芯片的基础。三星、SK海力士在DRAM领域占据统治地位，它们推出的HBM3/HBM3E和GDDR6‑AiM需使用自家的DRAM位工艺与TSV堆叠；三星还于2024年宣布扩建其HBM-PIM产品线至HBM3E（来源：三星官网）。国产存储企业如兆易创新（NOR Flash）、北京君正（SRAM）等能提供基础存储颗粒或IP，但用于先进数字存算的高密度、高速SRAM编译器尚多依赖台积电等工艺平台。

先进封装 近存计算高度依赖2.5D/3D封装。台积电CoWoS、InFO、SoIC是目前最主流的方案；英特尔提供EMIB、Foveros Direct；三星有X-Cube 3D封装。先进封装的产能是产业上游的瓶颈之一：据台积电2023年法说会，CoWoS产能持续紧张，扩产至2024年底月产能有望达3万片晶圆，但需求依然旺盛。此外，封装基板（ABF）和硅中介层的供应链（如欣兴电子、Ibiden）也决定成本与交付。

制造设备与材料 数字存算并未要求特殊工艺设备，与逻辑/存储器共用光刻、刻蚀、离子注入等设备。但在3D集成中进行精细TSV刻蚀和晶圆薄化，对设备精度要求极高，市场份额主要集中在应用材料、Lam Research、TEL等。供应链安全可能受出口管制影响，这在下游部分述及。

上游各环节的技术进展和产能约束直接决定了数字存算芯片的量产时间表与价格竞争力。

7. 下游

数字存算的需求侧场景可归纳为三个维度：边缘侧、数据中心侧、泛物联网与移动终端。每一类场景对功耗、算力、时延和成本的要求不同，技术方案也随之分化。

边缘智能终端 这是数字存算，特别是存内计算最早落地的领域。典型设备包括智能摄像头、语音遥控器、真无线耳机、穿戴式健康监测器、智能家居传感器。这类场景对功耗极敏感（通常mW级），且要求离线实时推理（语音命令、人脸检测、异常声音识别）。以知存科技WTM2101（基于NOR Flash模拟方案）为代表的边缘AI SoC已实现规模出货，可满足1‑2MB模型，能效比宣称最高15 TOPS/W（2022年，知存科技官网）。数字存内计算路线（如基于SRAM的SoC）也在门铃、智能家电等场景进入设计导入。预计2025年后，TWS耳机将广泛内嵌存算模块以支持主动降噪和语音唤醒。

数据中心AI推理与训练 大语言模型（LLM）的推理成本和延迟是超大规模云服务商的核心痛点。近存计算方案（HBM‑PIM、AiM）可直接依附于现有的GPU或XPU加速器，实现每瓦性能倍增。三星已与AMD等合作将HBM-PIM集成到GPU测试平台，并在特定Transformer模型上展示性能提升（来源：三星2022年技术论坛）。国内的阿里平头哥、百度昆仑等芯片也在尝试通过HBM和近存逻辑优化推理，但具体数字存算导入进度“公开资料未见”。存储型计算的另一切入点是将轻量级推理卸载至SSD，在冷数据检索分析中大显身手。训练方面，数字存算的精度和内存容量尚不足以完全替代H100/B200级别的加速器，但对于微调（fine‑tuning）和推理预填充，有望在未来3年内获得部分替代份额。

自动驾驶与机器人 高等级自动驾驶对功耗限制严格（整车功耗预算），同时对延迟极度敏感。数字存内计算可在功耗极低的条件下处理高分辨率的视觉Transformer或点云处理，成为主算力SoC中的高效能单元。NVIDIA DRIVE Thor等平台已在探索集成近存逻辑（官方称Grace‑Hopper架构使用了高速NVLink‑C2C，但不完全是存算）。国内地平线、黑芝麻等公司的下一代芯片设计也有望引入存内计算IP。

物联网与便携式医疗 对于电池供电的物联网传感器节点，数字存算能极大减少数据发送频次，实现本地推理和决策。例如用于工业振动诊断、农业传感器或便携式心电分析贴片，这些设备功耗要求在uW‑mW级别，通信带宽受限，与数字存内计算匹配度极高。

下游需求的爆发取决于软件工具链成熟度和单芯片综合成本（含封装和PCB面积），但能效带来的系统级总拥有成本（TCO）优势已开始吸引早期客户迁移。

8. 受益公司

以下列出在数字存算技术链中扮演关键角色的企业，仅基于公开信息整理产业链布局，不构成任何投资或交易建议。

国际产业链

• 三星电子：HBM‑PIM领导者。于2021年推出首款集成AI引擎的HBM2‑PIM，2023年迭代到HBM3‑PIM，并宣布将PIM技术扩展至LPDDR及更大规模内存（来源：三星官网）。同时拥有DRAM、代工和先进封装业务，形成垂直整合。
• SK海力士：推出AiM加速器（基于GDDR6‑AiM），并参与存内计算联盟。2023年在ISSCC展示其数字存内计算芯片，计划与客户共同推广到超大规模数据中心（来源：SK海力士新闻室）。
• 英特尔：通过Foveros 3D封装和基础IP支持近存计算，Sapphire Rapids部分型号集成HBM2e来加速特定HPC负载，并在Habana Gaudi系列中探索近存数据流优化。其代工业务（Intel Foundry）为无晶圆存算公司提供可能。
• 台积电：作为关键制造与封装伙伴，为数字存内计算原型和近存逻辑芯片提供6nm、5nm工艺及CoWoS/SoIC封装。其3D Fabric联盟生态包含存储IP、EDA和设计服务商。
• 英伟达/AMD：本身并未大力宣传“存内计算”，但其HBM配置的GPU和Grace Hopper架构实则高度依赖近存大规模带宽优势。若未来HBM‑PIM普及，他们将直接受益于能效提升，且可通过NVLink/Infinity Fabric整合。
• Mythic、Syntiant（美国初创）：主攻模拟存内计算，但其创新也推动了主流市场对存内概念的认知，其部分IP在后续可能转化为数字混合方案。（注：此两家侧重模拟域，在此列出仅作为外围参照。）
• 其他：Microchip（子公司SST）提供嵌入式Flash的模拟存算IP；苹果在神经网络引擎中集成大容量SRAM，具有近存特征但未明确标榜。

中国产业链

• 后摩智能：主打基于SRAM的数字存内计算，2023年发布鸿途H30芯片，面向边缘与数据中心推理，INT8算力256 TOPS，功耗35 W（来源：后摩智能官网）。已获多轮融资。
• 知存科技：量产WTM2101（基于NOR Flash模拟存算），累计出货数百万颗；2024年发布第二代存算一体视觉芯片，面向更复杂AI视觉任务（来源：知存科技公众号）。其方案虽侧重模拟，但其不断拓展的软件栈和生态为数字存算打开市场提供参照。
• 亿铸科技：聚焦基于ReRAM的存算一体，尚在研发阶段，但提出了数字/模拟混合架构构想（来源：亿铸科技采访稿，2023年）。
• 华为海思、寒武纪：两家AI芯片设计巨头在各自架构中已包含大容量片上SRAM和高带宽近存设计，但未单独发布存内计算产品。随着技术演进，具备吸收存内计算IP的能力。
• 恒烁股份、东芯股份：NOR Flash/DRAM设计企业，分别探索在存储器芯片中集成轻量级计算功能的可能性，目前处于研发或合作阶段（公开信息，2024年）。
• 阿里巴巴、百度、字节跳动：云计算厂商自研芯片（如含光、昆仑）也在关注近存方案，尤其在推荐系统推理场景存在引入存算加速单元的潜在动机，但无公开量产细节。

上述公司的进展、技术路线和所在环节形成了多元化的竞争与合作格局，将在“玩家对比”中进一步分析。

9. 市场规模

由于“数字存算 / 存内计算”覆盖从存储器内置逻辑到3D封装的宽广范围，市场调研机构的口径差异巨大，以下数据均标注来源、年份和覆盖范围，仅供参考。

• 据MarketsandMarkets于2023年发布的报告《In‑Memory Computing Market》，全球存内计算（含近存与存内）市场规模在2023年约为4.5亿美元，预计2028年增长至29.5亿美元，年复合增长率（CAGR）约为45.5%。该统计口径包含存内计算芯片及相应IP和服务。
• Yole Intelligence在《Memory for AI 2023》报告中指出，与AI相关的存算一体技术市场（包括HBM‑PIM和存内计算加速器）2022年体量尚小（低于5亿美元），但到2028年有望达到40亿美元，主要驱动力来自数据中心AI和边缘视觉应用。
• 针对更广泛的近存计算大类（含HBM本身），根据TrendForce数据，2023年全球HBM市场产值约20亿美元，预计2024年达约60亿美元，其中部分产品未来可能升级为HBM‑PIM，但纯计算逻辑植入的占比目前极低；以此反推，数字近存计算市场要在2025年后才能看到显著的附加收入。
• 中国产业界亦有独立估算。中国相关行业白皮书（2023）称，中国存算一体芯片市场规模在2025年有望突破人民币30亿元，2030年可能达到人民币200亿元以上。由于口径和统计方法不同，此预测的不确定性较高。

总的来说，数字存算仍是一个从“萌芽”向“早期增长”过渡的市场，各机构对“存算”的边界定义（是否包含纯HBM、是否包含学术芯片）尚未统一，读者应谨慎解读。但一致的趋势是：鉴于AI推理能效压力，该市场将在2025‑2030年间实现高速扩张，预计占AI推理芯片整体市场中的份额由不足2%提升至10%‑15%（综合多份报告推断）。

10. 玩家对比

为直观展示不同技术方向与产业化阶段，以下从国际到国内，选择具有代表性且已公开披露技术参数的企业/产品进行对比，所有数据均源自官方发布或权威学术会议，截至2025年初。

三星 (HBM-PIM)

• 技术路线：近存计算，基于DRAM bank内嵌FP16可编程计算单元。首代产品在HBM2中实现，第二代扩展至HBM3（来源：三星2023年发布）。
• 算力/能效：单一HBM-PIM堆栈可提供约1 TFLOPS FP16算力，能效较传统方案提升约2倍（内部测试，特定模型）。
• 量产状态：HBM2-PIM已向部分客户送样，HBM3-PIM预计2024‑2025年量产；配套软件栈支持PIM的编译器和API。
• 目标场景：数据中心AI推理，与GPU搭配。

SK海力士 (AiM)

• 技术路线：GDDR6‑AiM，即在GDDR6芯片内集成数字MAC单元（4×4），兼具近存与存内计算特征。
• 算力/能效：单颗GDDR6‑AiM芯片实现约20‑40 GOPS FP16，能效比相对于传统方案提升最高可达4倍（SK海力士ISSCC 2023展示）。
• 量产状态：2023年推出样品，预计与超大规模客户共同部署，具体量产时间未公布。
• 场景：大型推荐模型、自然语言处理推理。

后摩智能 (鸿途H30)

• 技术路线：数字存内计算，基于SRAM，12nm工艺。
• 算力/能效：INT8算力256 TOPS，功耗35 W，能效比约7.3 TOPS/W；FP16算力128 TFLOPS（来源：后摩智能2023年产品发布）。
• 量产状态：2023年芯片回片并启动客户测试，2024年少量出货，软件工具链提供TVM编译器适配。
• 场景：边缘服务器、智能驾驶、数据中心推理。

知存科技 (WTM2101)

• 技术路线：模拟存内计算（NOR Flash），但在产业上常作为存算一体的先行量产代表而列出。其第二代WTM‑2转向更高性能，包含部分数字辅助电路。
• 算力/能效：WTM2101在INT8下能效比宣称最高15 TOPS/W，典型功耗低至µW级（来源：知存科技官网，2022年）。
• 量产状态：2022年量产，截至2024年累计出货超百万颗。
• 场景：语音唤醒/命令、轻量级视觉，TWS耳机等。

亿铸科技 (研发中)

• 技术路线：基于ReRAM的存算一体，计划采用数字‑模拟混合方式；目前停留在测试芯片阶段。
• 公开参数：暂无商用产品的确切算力、能效数据。
• 量产状态：公开资料未见产品量产时间。

英伟达（Grace Hopper）

• 技术倾向：近存超级带宽，通过NVLink‑C2C连接集成HBM3，并未做存内算术单元，但在芯片系统级实现了极低延迟和高带宽（达到900 GB/s），这依赖于先进封装与近存思想。
• 算力/能效：基于H100/H200的系统，能效指与存算对比并非直接竞争。可作为参考基线。
• 量产状态：大批量出货。

对比小结 从能效比角度看，专用数字存内计算芯片（如后摩鸿途H30）能提供7‑15 TOPS/W，是同时期GPU能效的数倍，但其绝对算力与通用性仍有差距。近存方案HBM‑PIM能与GPU共存，提高系统能效但无法独立运行。量产规模上，三星与SK海力士凭借存储量产能力领先，而中国初创公司在特定边缘AI市场已实现产品落地，但在数据中心存算一体化芯片上仍处于追赶阶段。软件栈的完备程度是各玩家差距的主因之一：三星/英伟达拥有成熟的CUDA/ROCm生态延伸，而国内初创公司多采用开源TVM并构建自有中间件，生态构建需时日。

(注：以上对比不涉及任何对企业前景的预测，亦不构成投资建议。)

11. 风险

技术成熟度风险 数字存内计算的大规模商用仍然面临设计复杂性、软件生态不完善和良率控制等多重技术挑战。尤其对于数据中心级芯片，要实现数百MB乃至GB级别片上SRAM并在此之上进行数字运算，芯片面积和成本急剧上升，导致单卡成本可能缺乏竞争力。同时，先进数字存算的编译器需要由AI框架将计算图直接映射到存算阵列的空间维度，传统编译器对此支持极为有限，目前多需要手动划分与优化，易用性远不如GPU。

商业化与市场接受度风险 下游客户从熟悉的GPU/ASIC方案迁移到存算一体架构，需要进行软硬件重新适配，并承担技术路径的不确定性。客户教育成本极高，只有拿出明确的、可量化的TCO优势（