DRAM Core Die

3 秒看懂

DRAM Core Die（DRAM核心裸片）是一片未封装的硅基功能芯片，表面集成了数亿至数百亿个由单晶体管与单电容（1T1C）构成的存储单元及其驱动电路。它是所有DRAM内存条、LPDDR颗粒和HBM堆叠的最小物理载具，直接决定了系统内存的容量极限、数据带宽和功耗基线。

3 分钟产业解释

• 从晶圆到颗粒：在一片300 mm晶圆上，同一套光掩模会同时制造出数百颗设计完全相同的DRAM核心裸片。切割后，经FBGA或倒装芯片封装，才成为下游可焊接的“内存颗粒”。在日常语境中，“DRAM芯片”常模糊地指代封装后的成品，但在工程与成本分析中，Core Die专指那片裸露的硅片，是核算制造成本与工艺能力的基本单位。
• 价值中枢：整个DRAM产品前端制造成本（光刻、刻蚀、电容形成、互连）的绝大部分发生在Core Die阶段，封装与测试环节在总成本中占比相对较小。因此，原厂之间的技术竞争，几乎全部围绕Core Die的工艺微缩、单元架构和良率提升展开。
• 与逻辑芯片的本质差异：DRAM Core Die不追求极致的单线程速度，而是以最大的单元密度和最低的每比特成本为目标。其版图大量使用重复性极高的存储阵列和定制化的超低漏电晶体管，不依赖最前沿的多重曝光EUV工艺，但对电容结构的高深宽比、位线/字线的RC延迟以及漏电流控制有着极为苛刻的要求。这些约束使得DRAM的微缩轨迹和良率爬坡节奏与CPU、GPU完全独立，形成了一套封闭的竞争壁垒。

技术原理

1T1C单元的读写基础

DRAM Core Die的基础存储单元是一个NMOS晶体管（用作开关）和一个存储电容。

• 写入“1”：字线（WL）加高电平，晶体管导通；位线（BL）驱动电容至设定电平（通常为VDD或VDD/2+裕量）。
• 写入“0”：位线拉至低电平，电容放电。
• 读出过程：字线激活后，电容与位线上的寄生电容共享电荷，使位线产生数mV至数十mV的微小电压变化ΔV。连接在位线对上的灵敏放大器（Sense Amplifier）将这一差分信号与参考电压（通常预充到VDD/2）比较，并迅速锁存成全摆幅逻辑电平。该过程具有破坏性，读出后必须立即将数据写回原单元。
• 刷新机制：由于PN结漏电和电容介质漏电，存储电荷仅能维持几十毫秒。所有单元必须周期性地被激活和重写。在正常工作模式下，刷新命令由外部内存控制器发起，Die内部刷新计数器提供行地址；自刷新模式下，由片上刷新控制器按Bank或全芯片范围自主执行。DDR5规范要求的平均刷新间隔（tREFI）典型为3.9 μs（DDR4约为7.8 μs），每个刷新命令刷新一行，大容量Bank下刷新开销显著增加。

内部拓扑与并行结构

一片Core Die的版图可划分为存储阵列区域（约占总面积90%以上）和外围电路区域。

• 子阵列（Mat）划分：为缩短字线与位线长度以降低RC延迟和信号衰减，单个Bank会被切分为大量行列规模较小的子阵列。每个子阵列周边配有本地行译码器、灵敏放大器群和局部I/O线。
• 多Bank并行：Die内部通常划分8/16/32个独立Bank，每个Bank可以在不同命令下并行执行激活、读写、预充电等操作。Bank级并发是推动数据吞吐率持续提升的核心微观架构，完全由Die内部的控制逻辑调度。
• 外围电路：包含行地址译码与驱动器、列选择器、数据读出/写入缓冲器、刷新计数器、片上电压生成器（电荷泵）、DFT/BIST测试逻辑等。随着DDR/LPDDR接口速率不断提升，部分高速I/O电路（如DLL/PLL、数据眼图训练电路）也集成在Die上，通过重分布层（RDL）连接到封装基板。
• ASCII简化示意图（单Bank片段）：

+------------------+  +---------+
|   Row Decoder    |  | Column  |
|                  |  | Decoder |
+---WL0------------+  +---------+
    |
+---+---+---+---+
|MC|   |MC|   |...   MC = Memory Cell (1T1C)
+---+---+---+---+
    |
+---BL0b/BL0--------+
|  Sense Amp &      |
|  Column Select    |
+----+-------+------+
     |       |
   Data I/O Buffer

关键参数

1. 单片容量（Gb/die）：直接决定内存模组最大容量，是衡量工艺密度的最终指标。1α代主流单die为16 Gb与24 Gb；1β代增至16 Gb、24 Gb与32 Gb（来源：原厂产品公告及TechInsights 2023–2024年拆解报告）。
2. 位宽（x4/x8/x16）：单个Die的数据I/O宽度，影响颗粒并发数和Rank配置方式，通常由封装引脚选择。
3. 数据速率（MT/s）：受Die内I/O晶体管性能、DLL锁定精度和内部时序路径限制。1β代DDR5 die可支持6400–8000 MT/s，LPDDR5X die支持8533 MT/s或更高。
4. 行刷新周期时间（tRFC）：反映刷新一行所需的内部操作时间。容量增大使Bank内行数增加，tRFC成为随机访问延迟和容量扩展的主要瓶颈之一。
5. 工作电流（IDD）：涵盖Active、Precharge、Refresh等多状态电流。其中自刷新电流与阵列刷新功耗直接决定数据中心TCO，是LPDDR热管理的关键参数。
6. 良率与晶圆效率（Net Die per Wafer）：决定每Gb成本。原厂通常不发布具体良率，但设备材料商透露先进节点成熟期良率目标>90%（来源：应用材料2023年分析师日演示材料）。
7. 单元电容与位线电容比：典型单元电容Cₛ约15–25 fF，位线寄生电容可达100 fF以上，信噪比裕度直接制约微缩极限。
8. 内部电压层级：VPP（升压字线电压，高于VDD）、VINT（阵列供电，约1.0–1.2V）、VBB（衬底负偏压）等由片上电荷泵提供，核心功耗与电压裕量受工艺节点制约。

技术路线

演进脉络

1. 分立晶体管时代（1970年代）：早期DRAM单元占用3个晶体管，面积巨大。
2. 单管单元与平面电容（1980s–1990s）：1T1C架构确立，电容为平面或堆叠结构，工艺节点从1 μm演进至0.1 μm级。
3. 沟槽电容与堆叠电容之争（1990s–2000s）：IBM和英飞凌等采用深沟槽电容，但堆叠电容最终成为主流，因其更利于微缩和电极形成。
4. 纳米代际命名（2000s后期至今）：DRAM不再以严格栅长命名，代之以1x、1y、1z等营销节点，对应实际字线半间距约17–19 nm、15–17 nm、13–15 nm。此后进入1α（alpha）、1β（beta）、1γ（gamma）代，不再依赖直接缩小光刻线宽，而是通过结构创新（如高K电容介质、柱状电容、空气间隔）继续提升密度。
5. 垂直堆叠探索（未来）：类似3D NAND的垂直沟道DRAM处于早期研发阶段，面临材料体系、漏电和热预算难题，量产时间表尚未明确（公开资料未见量产路线图）。

当前主流工艺对比（约2023–2025年）

注：单元面积和良率数值为原厂核心机密，上表所列范围为TechInsights、IC Knowledge等机构基于逆向工程和产能模型的估算，仅用于代际横向比较。

上游

DRAM Core Die制造的上游涵盖设备、材料与硅片，高度集中并与先进逻辑代工共享部分供应链。

• 硅片：300 mm高纯度硅片是绝对主力。DRAM对硅片缺陷密度的要求极为严格，通常要求在0.01颗缺陷/cm²以下，直接影响良率。主要供应商包括信越化学、SUMCO、GlobalWafers。
• 光刻与量测：DUV浸没式光刻机（ASML NXT系列为主）仍为关键工具；EUV在部分1β/1γ代的关键层（如某些精细栅极或接触孔）中逐步渗透。KrF光刻仍用于非关键层。涂胶显影设备主要来自东京电子（TEL）。
• 刻蚀与薄膜：高深宽比刻蚀设备（反应离子刻蚀）是关键，泛林（Lam Research）占据主导地位。高K介质沉积（ALD方式堆叠ZrO₂/Al₂O₃等）依赖应用材料（Applied Materials）与东京电子等设备商。CMP（化学机械抛光）设备和浆料同样不可或缺。
• 前驱体与化学品：高K前驱体（锆源、铝源）和特种光刻胶由默克、杜邦、JSR等供应。光刻辅助材料与刻蚀气体主要由日本、韩国及美国企业掌控。
• 探针与测试：晶圆探针卡和测试系统供应商如FormFactor、Advantest、Teradyne，对良品Die的筛选与早期失效分析至关重要。

下游

Core Die制造完成后，去向主要分为两大路径：

• 传统封装路径：良品Die交由原厂内部封装厂或部分外包封测厂（OSAT，如日月光、安靠），进行FBGA或FC-BGA封装后，以单颗颗粒形式出货给内存模组厂（金士顿、威刚、SMART Modular等）或直接供给OEM（戴尔、联想、苹果等）。移动端LPDDR多采用MCP或PoP封装，由手机SoC平台集成。
• HBM先进封装路径：针对高带宽存储，Core Die在晶圆阶段即需进行背面减薄至30–50 μm，然后由先进封装线在硅中介层（Interposer）上通过TSV（硅通孔）和微凸点堆叠8层或12层Die。此流程对Die的强度、翘曲度和TSV可靠性提出严苛要求。HBM封装目前主要由原厂（SK海力士、三星）与台积电等晶圆级封装厂合作完成，直接出货给GPU/AI芯片供应商（如英伟达、AMD）。
• 最终应用：服务器（最高容量与可靠性需求）、PC及移动设备（低功耗与轻薄）、汽车电子（宽温与高可靠性）、网络设备、工业与国防等。不同应用对Core Die的Bank架构、时序参数、漏电流水平和测试覆盖率有差异化批分（Binning）要求。

受益公司

本节仅客观列示在DRAM Core Die产业链中具备关键业务敞口的公司，不构成任何形式的投资建议。

• IDM原厂：
  • 三星电子（Samsung Electronics）：全球第一大DRAM供应商（2023年市场份额约43%，来源：TrendForce），拥有最庞大的晶圆产能和领先的1β/1γ技术路线图。
  • SK海力士（SK hynix）：HBM市场先行者（2023年HBM市场占有率超50%，来源：Omdia），1β代LPDDR5T与HBM3E Core Die率先量产。
  • 美光科技（Micron Technology）：1β制程导入迅速，2023–2024年大规模出货DDR5服务器die，并加速HBM3E研发。
  • 长鑫存储（CXMT）：中国大陆唯一DRAM IDM，已量产LPDDR4X/LPDDR5 die，工艺距国际主流约1–2代（2024年业界估算）。
• 关键设备与材料公司：泛林（刻蚀与沉积）、东京电子（涂胶显影/炉管）、应用材料（金属化与高K沉积）、ASML（DUV/EUV光刻）、Advantest/Teradyne（测试分选）、信越化学/SUMCO（硅片）等。营收规模与原厂资本支出强相关，DRAM CAPEX变动直接传导至设备订单。
• 封装与测试链：日月光、安靠等OSAT受益于部分后道委外；HBM先进封装设备商如DISCO（减薄）、BESI（贴片）等亦被带动。
• 设计服务与IP公司：少量利基型DRAM设计公司（如兆易创新、紫光国芯）通过代工模式参与，但Core Die制造仍高度依赖长鑫等IDM。

市场规模

• 总体位元需求：2023年全球DRAM位元出货量同比增长约10–15%，需求主要由服务器（含AI服务器拉动HBM）、移动设备和PC温和增长驱动（来源：TrendForce 2024年1月报告）。2024年因HBM产能挤占，服务器DDR5位元供应实际增长低于需求预期。
• 市场规模（金额）：2023年DRAM市场总规模约520亿美元（Yole Intelligence 2024年3月数据），较2022年显著下滑；2024年受HBM与DDR5 ASP回升影响，市场预计恢复至700亿美元以上。其中Core Die制造产值（扣除封装测试附加值）约占总规模的80–85%，即2023年约420–440亿美元。
• HBM对Core Die消耗的放大效应：每颗HBM堆栈（例如8层16 Gb die）消耗的Core Die数量是普通DDR5颗粒的8倍，且良率窗口更窄。以2024年全球HBM出货约1.8亿–2亿颗Core Die估算（来源：TrendForce预测），若12/16层比例上升，将进一步加剧对先进制程产能的占用。
• 晶圆需求：一片300 mm晶圆在1β代约可产出600–900颗16 Gb良品Die（基于IC Knowledge模型估算）。以月产能计，三大原厂合计DRAM用300 mm晶圆产能超过150万片/月（2023年末，来源：SEMI及公司财报），韩国占比最大。
• 区域结构：韩国原厂合计占全球DRAM bit shipment约73%（2023年，来源：TrendForce），美光约22%，中国厂商份额低于5%，但处于扩产上升通道。

玩家对比

数据来源：TrendForce DRAM季度报告、各公司财报及公开演讲，部分长鑫数据为业界估算。

风险

• 微缩边际递减：1γ代以后，位线/字线进一步微缩导致单元电容降至10 fF以下的风险上升，漏电流与信号裕度矛盾加剧。若3D DRAM迟迟无法成熟，平面工艺的成本改善将钝化，压制行业长期回报。
• 周期性与产能刚性：DRAM晶圆厂建设周期通常需2–3年，投资动辄百亿美元以上。需求侧骤冷时，三大原厂常面临“不扩产丢份额、扩产可能价格战”的囚徒困境，导致全行业亏损（如2022–2023年）。
• HBM产能挤出效应：HBM Die尺寸远大于同容量DDR5 die（例如16 Gb HBM die尺寸约为DDR5 die的2–3倍），且良率更低。原厂将大量产能转向HBM，可能造成非HBM市场（如普通服务器、PC）的供给短缺和价格上行波动，扭曲下游成本结构。
• 地缘政治与出口管制：先进DRAM制造设备（尤其是EUV、部分高性能刻蚀/沉积）受多边出口管制。中国DRAM厂商突破主流节点面临供应链限制；同时韩国、中国台湾产能的地缘风险引致客户将部分需求转向不同地理区域，增加供应链管理复杂度。
• 技术泄露与专利冲突：DRAM工艺和容量提升高度依赖原厂积累的专有技术，技术人才流动和逆向工程可能引发专利纠纷，威胁市场格局。
• 替代存储技术挑战：新型非易失存储（如STT-MRAM、PCM、FeRAM）在特定领域（低功耗、非易失缓存）逐步渗透，长期可能在利基DRAM市场形成替代。但公开资料未见大规模替代主流DRAM Core Die的确定路线图。

误读纠偏

• 误读一：“DRAM的纳米数字就是晶体管栅长” 纠偏：DRAM工艺标记的1x/1y/1z或1α/1β等是代际商业名称，不代表真实的物理半间距。1x nm代的实际字线半间距通常在17–19 nm左右，且三星、SK海力士、美光各自内部定义存在细微差异，不宜直接与逻辑制程的纳米节点横向对比。
• 误读二：“同一代Core Die所有产品芯片完全一样” 纠偏：即使同为1β工艺，原厂会根据目标应用（服务器、移动、图形、HBM）微调Die的Bank数量、片上电压调节器配置、阈值电压植入和多级冗余策略，衍生出普通DDR5 die、低功耗LPDDR die和高温耐受的HBM专用die，物理版图和测试流程并非单一。
• 误读三：“堆叠电容就是3D DRAM的雏形” 纠偏：当前所有商用DRAM单元仍属于平面阵列，堆叠电容仅在垂直方向形成高电容，并未将晶体管堆叠成多层可寻址通道。真正的3D DRAM指每一层都有独立的晶体管和电容且可分别寻址，类似3D NAND结构，目前仍处于实验室探索阶段，无商用日程。
• 误读四：“EUV已全面主导DRAM制造” 纠偏：DRAM制造当前仍以DUV浸没式光刻为主体，EUV仅在1β/1γ代的极少数关键层（如某些精细栅极图案）中试用或少量引入。其原因是DUV多重曝光在高度重复的存储阵列中仍具成本效率，且EUV吞吐量和高深宽比成像效果仍在优化。全面过渡到EUV尚需时日。

最新事件

• 2024年HBM产能扩张：SK海力士宣布2024年HBM产能已售罄，计划2025年大幅扩产；三星在2024年Q1财报电话会中称HBM产能同比增2倍以上，并计划将平泽晶圆厂更多产线转向HBM用Core Die。美光则加速台湾工厂HBM3E产能爬坡（来源：各公司2024年Q1–Q2财报及彭博报道）。
• 1c（1γ）DRAM开发动态：三星在2024年3月宣布开发完成1γ DRAM并计划2025年量产；SK海力士在2024年5月技术研讨会中提及1γ节点进展，预计EUV应用层数将少量增加。长鑫存储公开信息未见1α及以上量产时间表（公开资料未见）。
• DDR5价格走势：2023年底至2024年中，受HBM产能挤出和服务器需求复苏影响，DDR5 16Gb die现货价上涨约25–30%（来源：DRAMeXchange），推动三大原厂盈利能力显著回升。
• 中国内存产能进展：长鑫存储合肥基地2023年底传闻月产能已近10万片（来源：市场调研机构Counterpoint估算），主要用于本土手机LPDDR。部分中国政府部门和服务器客户评估长鑫DDR5 die的导入可能性。
• 新型材料探索：2024年VLSI Symposium上，学术界展示了基于IGZO（铟镓锌氧化物）沟道的超低漏电3D DRAM单元候选方案，但公开资料未见任何原厂发布量产计划。

跟踪指标

• 现货与合约价格：关注DRAMeXchange每日/每周DDR5 16Gb die与LPDDR5X 16Gb die现货均价，以及服务器内存条与移动端颗粒的季度合约价格，反映供需平衡拐点。
• 原厂位元出货量与库存天数：三星、SK海力士、美光每季度公布的DRAM位元出货增长率（QoQ）和内部库存周数，是判断行业周期位置的核心先行指标。
• 资本支出（CAPEX）指引：关注三大原厂财报中的设备投资计划及产能扩张声明，尤其涉及EUV采购、新晶圆厂建设等信号，预示未来1–2年供给弹性。
• HBM出货量及层数：跟踪英伟达等AI芯片供应商的采购指引、原厂HBM营收占比，以及下一代HBM3E/4的层数（12层或16层）和搭载容量，从而测算Core Die增量消耗。
• 良率与工艺进展：设备供应商（泛林、应用材料）季度电话会上对DRAM刻蚀/沉积设备订单的描述，以及EUV厂商ASML对DRAM客户的曝光层数指引，可作为工艺爬坡的侧面参考。
• 新应用渗透率：CXL互联内存、近存储计算等技术原型进展，如PCI-SIG/CXL联盟技术活动，可能影响未来Core Die的功能集成方向。

信源

• 标准与规范：JEDEC JESD79-5（DDR5）、JESD209-5B（LPDDR5）、JESD235（HBM）等公开标准，提供时序与电压参数权威定义。
• 原厂公开资料：三星半导体新闻中心、SK海力士Press Room、美光Blog及技术白皮书；各公司季度财报与投资者演示材料（三星IR、SK海力士IR、美光IR）。
• 行业分析报告：TrendForce DRAM产业季度追踪、Yole Intelligence “Memory Technology & Market Monitor”、Omdia DRAM市场分析、TechInsights “DRAM Essentials” 拆解与工艺分析。
• 学术与技术会议：ISSCC、VLSI Symposium上关于DRAM单元设计、高K电容和接口的论文，可获取最前沿技术细节。
• 设备与材料公司公开演示：泛林、应用材料、东京电子等供应商分析日材料，提供DRAM设备支出和工艺演进的非直接线索。
• 注意：未在上述来源中找到的具体产能数字、内部良率值等，已在文中注明“公开资料未见”或“业界估算”，切勿编造引用。