DRAM Core Die
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DRAM Core Die（DRAM核心裸片）是一片未封裝的矽基功能晶片，表面集成了數億至數百億個由單電晶體與單電容（1T1C）構成的儲存單元及其驅動電路。它是所有DRAM記憶體條、LPDDR顆粒和HBM堆疊的最小物理載具，直接決定了系統記憶體的容量極限、資料頻寬和功耗基線。
3 分鐘產業解釋
- 從晶圓到顆粒：在一片300 mm晶圓上，同一套光掩模會同時製造出數百顆設計完全相同的DRAM核心裸片。切割後，經FBGA或倒裝晶片封裝，才成為下游可焊接的“記憶體顆粒”。在日常語境中，“DRAM晶片”常模糊地指代封裝後的成品，但在工程與成本分析中，Core Die專指那片裸露的矽片，是核算製造成本與工藝能力的基本單位。
- 價值中樞：整個DRAM產品前端製造成本（光刻、刻蝕、電容形成、互連）的絕大部分發生在Core Die階段，封裝與測試環節在總成本中佔比相對較小。因此，原廠之間的技術競爭，幾乎全部圍繞Core Die的工藝微縮、單元架構和良率提升展開。
- 與邏輯晶片的本質差異：DRAM Core Die不追求極致的單執行緒速度，而是以最大的單元密度和最低的每位元成本為目標。其版圖大量使用重複性極高的儲存陣列和定製化的超低漏電電晶體，不依賴最前沿的多重曝光EUV工藝，但對電容結構的高深寬比、位線/字線的RC延遲以及漏電流控制有著極為苛刻的要求。這些約束使得DRAM的微縮軌跡和良率爬坡節奏與CPU、GPU完全獨立，形成了一套封閉的競爭壁壘。
技術原理
1T1C單元的讀寫基礎
DRAM Core Die的基礎儲存單元是一個NMOS電晶體（用作開關）和一個儲存電容。
- 寫入“1”：字線（WL）加高電平，電晶體導通；位線（BL）驅動電容至設定電平（通常為VDD或VDD/2+裕量）。
- 寫入“0”：位線拉至低電平，電容放電。
- 讀出過程：字線啟用後，電容與位線上的寄生電容共享電荷，使位線產生數mV至數十mV的微小電壓變化ΔV。連線在位線對上的靈敏放大器（Sense Amplifier）將這一差分訊號與參考電壓（通常預充到VDD/2）比較，並迅速鎖存成全擺幅邏輯電平。該過程具有破壞性，讀出後必須立即將資料寫回原單元。
- 重新整理機制：由於PN接面漏電和電容介質漏電，儲存電荷僅能維持幾十毫秒。所有單元必須週期性地被啟用和重寫。在正常工作模式下，重新整理命令由外部記憶體控制器發起，Die內部重新整理計數器提供行地址；自重新整理模式下，由片上重新整理控制器按Bank或全晶片範圍自主執行。DDR5規範要求的平均重新整理間隔（tREFI）典型為3.9 μs（DDR4約為7.8 μs），每個重新整理命令重新整理一行，大容量Bank下重新整理開銷顯著增加。
內部拓撲與並行結構
一片Core Die的版圖可劃分為儲存陣列區域（約佔總面積90%以上）和外圍電路區域。
- 子陣列（Mat）劃分：為縮短字線與位線長度以降低RC延遲和訊號衰減，單個Bank會被切分為大量行列規模較小的子陣列。每個子陣列周邊配有本地行譯碼器、靈敏放大器群和區域性I/O線。
- 多Bank並行：Die內部通常劃分8/16/32個獨立Bank，每個Bank可以在不同命令下並行執行啟用、讀寫、預充電等操作。Bank級併發是推動資料吞吐率持續提升的核心微觀架構，完全由Die內部的控制邏輯排程。
- 外圍電路：包含行地址譯碼與驅動器、列選擇器、資料讀出/寫入緩衝器、重新整理計數器、片上電壓生成器（電荷泵）、DFT/BIST測試邏輯等。隨著DDR/LPDDR介面速率不斷提升，部分高速I/O電路（如DLL/PLL、資料眼圖訓練電路）也整合在Die上，通過重分佈層（RDL）連線到封裝基板。
- ASCII簡化示意圖（單Bank片段）：
+------------------+ +---------+
| Row Decoder | | Column |
| | | Decoder |
+---WL0------------+ +---------+
|
+---+---+---+---+
|MC| |MC| |... MC = Memory Cell (1T1C)
+---+---+---+---+
|
+---BL0b/BL0--------+
| Sense Amp & |
| Column Select |
+----+-------+------+
| |
Data I/O Buffer關鍵引數
- 單片容量（Gb/die）：直接決定記憶體模組最大容量，是衡量工藝密度的最終指標。1α代主流單die為16 Gb與24 Gb；1β代增至16 Gb、24 Gb與32 Gb（來源：原廠產品公告及TechInsights 2023–2024年拆解報告）。
- 位寬（x4/x8/x16）：單個Die的資料I/O寬度，影響顆粒併發數和Rank配置方式，通常由封裝引腳選擇。
- 資料速率（MT/s）：受Die內I/O電晶體效能、DLL鎖定精度和內部時序路徑限制。1β代DDR5 die可支援6400–8000 MT/s，LPDDR5X die支援8533 MT/s或更高。
- 行重新整理週期時間（tRFC）：反映重新整理一行所需的內部操作時間。容量增大使Bank內行數增加，tRFC成為隨機訪問延遲和容量擴充套件的主要瓶頸之一。
- 工作電流（IDD）：涵蓋Active、Precharge、Refresh等多狀態電流。其中自重新整理電流與陣列重新整理功耗直接決定資料中心TCO，是LPDDR熱管理的關鍵引數。
- 良率與晶圓效率（Net Die per Wafer）：決定每Gb成本。原廠通常不釋出具體良率，但裝置材料商透露先進節點成熟期良率目標>90%（來源：應用材料2023年分析師日演示材料）。
- 單元電容與位線電容比：典型單元電容Cₛ約15–25 fF，位線寄生電容可達100 fF以上，訊雜比裕度直接制約微縮極限。
- 內部電壓層級：VPP（升壓字線電壓，高於VDD）、VINT（陣列供電，約1.0–1.2V）、VBB（襯底負偏壓）等由片上電荷泵提供，核心功耗與電壓裕量受工藝節點制約。
技術路線
演進脈絡
- 分立電晶體時代（1970年代）：早期DRAM單元佔用3個電晶體，面積巨大。
- 單管單元與平面電容（1980s–1990s）：1T1C架構確立，電容為平面或堆疊結構，工藝節點從1 μm演進至0.1 μm級。
- 溝槽電容與堆疊電容之爭（1990s–2000s）：IBM和英飛凌等採用深溝槽電容，但堆疊電容最終成為主流，因其更利於微縮和電極形成。
- 奈米代際命名（2000s後期至今）：DRAM不再以嚴格柵長命名，代之以1x、1y、1z等營銷節點，對應實際字線半間距約17–19 nm、15–17 nm、13–15 nm。此後進入1α（alpha）、1β（beta）、1γ（gamma）代，不再依賴直接縮小光刻線寬，而是通過結構創新（如高K電容介質、柱狀電容、空氣間隔）繼續提升密度。
- 垂直堆疊探索（未來）：類似3D NAND的垂直溝道DRAM處於早期研發階段，面臨材料體系、漏電和熱預算難題，量產時間表尚未明確（公開資料未見量產路線圖）。
當前主流工藝對比（約2023–2025年）
| 特性 | 1α代（2020–2023量產） | 1β代（2023–2025量產） | 關鍵差異與說明 |
|---|---|---|---|
| 典型單die容量 | 16 Gb, 24 Gb | 16 Gb（密度最佳化款）, 24 Gb, 32 Gb | 32 Gb需額外ECC/冗餘電路 |
| 單元面積估算 | ~0.0016–0.0020 μm² | 較1α縮小20–30% | 基於行業分析估算，原廠不公開 |
| 主要量產廠商 | 三星、SK海力士、美光 | 同左，均進入大規模出貨 | 美光1β廣泛用於DDR5伺服器模組 |
| 核心工藝 | ArF浸沒式光刻（DUV）+高K電容介質 | 高K疊層最佳化，部分關鍵層可能引入EUV | EUV仍屬少量關鍵層，並非全流程替代 |
| 介面支援 | DDR5, LPDDR5/x, HBM3 | DDR5, LPDDR5X/5T, HBM3E | 同代die可衍生不同介面顆粒 |
| 封裝趨勢 | FBGA為主，倒裝佔比低 | 倒裝FC-BGA快速增長 | 高速訊號要求更低封裝寄生引數 |
注：單元面積和良率數值為原廠核心機密，上表所列範圍為TechInsights、IC Knowledge等機構基於逆向工程和產能模型的估算，僅用於代際橫向比較。
上游
DRAM Core Die製造的上游涵蓋裝置、材料與矽片，高度集中並與先進邏輯代工共享部分供應鏈。
- 矽片：300 mm高純度矽片是絕對主力。DRAM對矽片缺陷密度的要求極為嚴格，通常要求在0.01顆缺陷/cm²以下，直接影響良率。主要供應商包括信越化學、SUMCO、GlobalWafers。
- 光刻與量測：DUV浸沒式光刻機（ASML NXT系列為主）仍為關鍵工具；EUV在部分1β/1γ代的關鍵層（如某些精細柵極或接觸孔）中逐步滲透。KrF光刻仍用於非關鍵層。塗膠顯影裝置主要來自東京電子（TEL）。
- 刻蝕與薄膜：高深寬比刻蝕裝置（反應離子刻蝕）是關鍵，科林研發（Lam Research）佔據主導地位。高K介質沉積（ALD方式堆疊ZrO₂/Al₂O₃等）依賴應用材料（Applied Materials）與東京電子等裝置商。CMP（化學機械拋光）裝置和漿料同樣不可或缺。
- 前驅體與化學品：高K前驅體（鋯源、鋁源）和特種光刻膠由默克、杜邦、JSR等供應。光刻輔助材料與刻蝕氣體主要由日本、韓國及美國企業掌控。
- 探針與測試：晶圓探針卡和測試系統供應商如FormFactor、Advantest、Teradyne，對良品Die的篩選與早期失效分析至關重要。
下游
Core Die製造完成後，去向主要分為兩大路徑：
- 傳統封裝路徑：良品Die交由原廠內部封裝廠或部分外包封測廠（OSAT，如日月光、安靠），進行FBGA或FC-BGA封裝後，以單顆顆粒形式出貨給記憶體模組廠（金士頓、威剛、SMART Modular等）或直接供給OEM（戴爾、聯想、Apple等）。行動端LPDDR多采用MCP或PoP封裝，由手機SoC平台整合。
- HBM先進封裝路徑：針對高頻寬儲存，Core Die在晶圓階段即需進行背面減薄至30–50 μm，然後由先進封裝線在矽中介層（Interposer）上通過TSV（矽通孔）和微凸點堆疊8層或12層Die。此流程對Die的強度、翹曲度和TSV可靠性提出嚴苛要求。HBM封裝目前主要由原廠（SK海力士、三星）與台積電等晶圓級封裝廠合作完成，直接出貨給GPU/AI晶片供應商（如輝達、AMD）。
- 最終應用：伺服器（最高容量與可靠性需求）、PC及移動裝置（低功耗與輕薄）、汽車電子（寬溫與高可靠性）、網路裝置、工業與國防等。不同應用對Core Die的Bank架構、時序引數、漏電流水平和測試覆蓋率有差異化批分（Binning）要求。
受益公司
本節僅客觀列示在DRAM Core Die產業鏈中具備關鍵業務敞口的公司，不構成任何形式的投資建議。
- IDM原廠：
- 三星電子（Samsung Electronics）：全球第一大DRAM供應商（2023年市場份額約43%，來源：TrendForce），擁有最龐大的晶圓產能和領先的1β/1γ技術路線圖。
- SK海力士（SK hynix）：HBM市場先行者（2023年HBM市場佔有率超50%，來源：Omdia），1β代LPDDR5T與HBM3E Core Die率先量產。
- 美光科技（Micron Technology）：1β製程匯入迅速，2023–2024年大規模出貨DDR5伺服器die，並加速HBM3E研發。
- 長鑫儲存（CXMT）：中國大陸唯一DRAM IDM，已量產LPDDR4X/LPDDR5 die，工藝距國際主流約1–2代（2024年業界估算）。
- 關鍵裝置與材料公司：科林研發（刻蝕與沉積）、東京電子（塗膠顯影/爐管）、應用材料（金屬化與高K沉積）、ASML（DUV/EUV光刻）、Advantest/Teradyne（測試分選）、信越化學/SUMCO（矽片）等。營收規模與原廠資本支出強相關，DRAM CAPEX變動直接傳導至裝置訂單。
- 封裝與測試鏈：日月光、安靠等OSAT受益於部分後道委外；HBM先進封裝裝置商如DISCO（減薄）、BESI（貼片）等亦被帶動。
- 設計服務與IP公司：少量利基型DRAM設計公司（如兆易創新、紫光國芯）通過代工模式參與，但Core Die製造仍高度依賴長鑫等IDM。
市場規模
- 總體位元需求：2023年全球DRAM位元出貨量年增率增長約10–15%，需求主要由伺服器（含AI伺服器拉動HBM）、移動裝置和PC溫和增長驅動（來源：TrendForce 2024年1月報告）。2024年因HBM產能擠佔，伺服器DDR5位元供應實際增長低於需求預期。
- 市場規模（金額）：2023年DRAM市場總規模約520億美元（Yole Intelligence 2024年3月資料），較2022年顯著下滑；2024年受HBM與DDR5 ASP回升影響，市場預計恢復至700億美元以上。其中Core Die製造產值（扣除封裝測試附加值）約佔總規模的80–85%，即2023年約420–440億美元。
- HBM對Core Die消耗的放大效應：每顆HBM堆疊（例如8層16 Gb die）消耗的Core Die數量是普通DDR5顆粒的8倍，且良率視窗更窄。以2024年全球HBM出貨約1.8億–2億顆Core Die估算（來源：TrendForce預測），若12/16層比例上升，將進一步加劇對先進製程產能的佔用。
- 晶圓需求：一片300 mm晶圓在1β代約可產出600–900顆16 Gb良品Die（基於IC Knowledge模型估算）。以月產能計，三大原廠合計DRAM用300 mm晶圓產能超過150萬片/月（2023年末，來源：SEMI及公司財報），韓國佔比最大。
- 區域結構：韓國原廠合計佔全球DRAM bit shipment約73%（2023年，來源：TrendForce），美光約22%，中國廠商份額低於5%，但處於擴產上升通道。
玩家對比
| 維度 | 三星電子 | SK海力士 | 美光科技 | 長鑫儲存 |
|---|---|---|---|---|
| 2023年市場份額（bit shipment） | ~43% | ~30% | ~23% | <4%（估算） |
| 量產最先進節點（截至2024年中） | 1β，推進1γ | 1β（HBM3E主力） | 1β（DDR5主力） | 1x/1y級別，部分1z量產 |
| HBM版面配置 | HBM3E量產，輝達供應商 | HBM3/HBM3E領先，大量供應輝達 | HBM3E樣品出貨，加速量產 | 公開資料未見HBM產品 |
| 產能分佈 | 韓國華城、平澤為主，中國西安 | 韓國利川、清州，中國無錫 | 中國臺灣（晶圓廠）、日本 | 中國合肥（月產能約10萬片，公開報道估算） |
| 關鍵客戶 | 伺服器OEM、雲端運算商 | 輝達、伺服器OEM | 伺服器與PC OEM | 中國手機品牌、政府專案 |
| 技術特色 | 極先進高K電容和EUV應用 | 高密度TSV和先進封裝整合 | 工藝快速匯入，良率爬坡快 | 自主工藝開發，DUV為主 |
資料來源：TrendForce DRAM季度報告、各公司財報及公開演講，部分長鑫資料為業界估算。
風險
- 微縮邊際遞減：1γ代以後，位線/字線進一步微縮導致單元電容降至10 fF以下的風險上升，漏電流與訊號裕度矛盾加劇。若3D DRAM遲遲無法成熟，平面工藝的成本改善將鈍化，壓制行業長期回報。
- 週期性與產能剛性：DRAM晶圓廠建設週期通常需2–3年，投資動輒百億美元以上。需求側驟冷時，三大原廠常面臨“不擴產丟份額、擴產可能價格戰”的囚徒困境，導致全行業虧損（如2022–2023年）。
- HBM產能擠出效應：HBM Die尺寸遠大於同容量DDR5 die（例如16 Gb HBM die尺寸約為DDR5 die的2–3倍），且良率更低。原廠將大量產能轉向HBM，可能造成非HBM市場（如普通伺服器、PC）的供給短缺和價格上行波動，扭曲下游成本結構。
- 地緣政治與出口管制：先進DRAM製造裝置（尤其是EUV、部分高效能刻蝕/沉積）受多邊出口管制。中國DRAM廠商突破主流節點面臨供應鏈限制；同時韓國、中國臺灣產能的地緣風險引致客戶將部分需求轉向不同地理區域，增加供應鏈管理複雜度。
- 技術洩露與專利衝突：DRAM工藝和容量提升高度依賴原廠積累的專有技術，技術人才流動和逆向工程可能引發專利糾紛，威脅市場格局。
- 替代儲存技術挑戰：新型非易失儲存（如STT-MRAM、PCM、FeRAM）在特定領域（低功耗、非易失快取）逐步滲透，長期可能在利基DRAM市場形成替代。但公開資料未見大規模替代主流DRAM Core Die的確定路線圖。
誤讀糾偏
- 誤讀一：“DRAM的奈米數字就是電晶體柵長” 糾偏：DRAM工藝標記的1x/1y/1z或1α/1β等是代際商業名稱，不代表真實的物理半間距。1x nm代的實際字線半間距通常在17–19 nm左右，且三星、SK海力士、美光各自內部定義存在細微差異，不宜直接與邏輯製程的奈米節點橫向對比。
- 誤讀二：“同一代Core Die所有產品晶片完全一樣” 糾偏：即使同為1β工藝，原廠會根據目標應用（伺服器、移動、圖形、HBM）微調Die的Bank數量、片上電壓調節器配置、閾值電壓植入和多級冗餘策略，衍生出普通DDR5 die、低功耗LPDDR die和高溫耐受的HBM專用die，物理版圖和測試流程並非單一。
- 誤讀三：“堆疊電容就是3D DRAM的雛形” 糾偏：當前所有商用DRAM單元仍屬於平面陣列，堆疊電容僅在垂直方向形成高電容，並未將電晶體堆疊成多層可定址通道。真正的3D DRAM指每一層都有獨立的電晶體和電容且可分別定址，類似3D NAND結構，目前仍處於實驗室探索階段，無商用日程。
- 誤讀四：“EUV已全面主導DRAM製造” 糾偏：DRAM製造當前仍以DUV浸沒式光刻為主體，EUV僅在1β/1γ代的極少數關鍵層（如某些精細柵極圖案）中試用或少量引入。其原因是DUV多重曝光在高度重複的儲存陣列中仍具成本效率，且EUV吞吐量和高深寬比成像效果仍在最佳化。全面過渡到EUV尚需時日。
最新事件
- 2024年HBM產能擴張：SK海力士宣佈2024年HBM產能已售罄，計劃2025年大幅擴產；三星在2024年Q1財報電話會中稱HBM產能年增率增2倍以上，並計劃將平澤晶圓廠更多產線轉向HBM用Core Die。美光則加速臺灣工廠HBM3E產能爬坡（來源：各公司2024年Q1–Q2財報及彭博報道）。
- 1c（1γ）DRAM開發動態：三星在2024年3月宣佈開發完成1γ DRAM並計劃2025年量產；SK海力士在2024年5月技術研討會中提及1γ節點進展，預計EUV應用層數將少量增加。長鑫儲存公開資訊未見1α及以上量產時間表（公開資料未見）。
- DDR5價格走勢：2023年底至2024年中，受HBM產能擠出和伺服器需求復甦影響，DDR5 16Gb die現貨價上漲約25–30%（來源：DRAMeXchange），推動三大原廠盈利能力顯著回升。
- 中國記憶體產能進展：長鑫儲存合肥基地2023年底傳聞月產能已近10萬片（來源：市場調研機構Counterpoint估算），主要用於本土手機LPDDR。部分中國政府部門和伺服器客戶評估長鑫DDR5 die的匯入可能性。
- 新型材料探索：2024年VLSI Symposium上，學術界展示了基於IGZO（銦鎵鋅氧化物）溝道的超低漏電3D DRAM單元候選方案，但公開資料未見任何原廠釋出量產計劃。
追蹤指標
- 現貨與合約價格：關注DRAMeXchange每日/每週DDR5 16Gb die與LPDDR5X 16Gb die現貨均價，以及伺服器記憶體條與行動端顆粒的季度合約價格，反映供需平衡拐點。
- 原廠位元出貨量與庫存天數：三星、SK海力士、美光每季度公佈的DRAM位元出貨增長率（QoQ）和內部庫存週數，是判斷行業週期位置的核心先行指標。
- 資本支出（CAPEX）展望：關注三大原廠財報中的裝置投資計劃及產能擴張宣告，尤其涉及EUV採購、新晶圓廠建設等訊號，預示未來1–2年供給彈性。
- HBM出貨量及層數：追蹤輝達等AI晶片供應商的採購展望、原廠HBM營收佔比，以及下一代HBM3E/4的層數（12層或16層）和搭載容量，從而測算Core Die增量消耗。
- 良率與工藝進展：裝置供應商（科林研發、應用材料）季度電話會上對DRAM刻蝕/沉積裝置訂單的描述，以及EUV廠商ASML對DRAM客戶的曝光層數展望，可作為工藝爬坡的側面參考。
- 新應用滲透率：CXL互聯記憶體、近儲存計算等技術原型進展，如PCI-SIG/CXL聯盟技術活動，可能影響未來Core Die的功能整合方向。
信源
- 標準與規範：JEDEC JESD79-5（DDR5）、JESD209-5B（LPDDR5）、JESD235（HBM）等公開標準，提供時序與電壓引數權威定義。
- 原廠公開資料：三星半導體新聞中心、SK海力士Press Room、美光Blog及技術白皮書；各公司季度財報與投資者演示材料（三星IR、SK海力士IR、美光IR）。
- 行業分析報告：TrendForce DRAM產業季度追蹤、Yole Intelligence “Memory Technology & Market Monitor”、Omdia DRAM市場分析、TechInsights “DRAM Essentials” 拆解與工藝分析。
- 學術與技術會議：ISSCC、VLSI Symposium上關於DRAM單元設計、高K電容和介面的論文，可獲取最前沿技術細節。
- 裝置與材料公司公開演示：科林研發、應用材料、東京電子等供應商分析日材料，提供DRAM裝置支出和工藝演進的非直接線索。
- 注意：未在上述來源中找到的具體產能數字、內部良率值等，已在文中註明“公開資料未見”或“業界估算”，切勿編造引用。