DRAM-on-Logic 存算堆叠
1. 3 秒看懂
DRAM-on-Logic LPDDR W2W 是一种在晶圆层级将低功耗 DRAM 与逻辑芯片直接键合的 3D 集成技术。它通过混合键合将互连间距缩至微米级，旨在以极短传输距离实现 超高带宽、超低功耗 的数据吞吐，是从封装层面突破“内存墙”的核心路径。
2. 3 分钟产业解释
2.1. 它是什么
DRAM-on-Logic LPDDR W2W 是系统级封装 (SiP) 的极端演进形态。其核心区别在于，它不是在封装基板上并排放置两颗独立封装的芯片，也不是通过微凸块堆叠，而是将已制造完成的 一整片 DRAM 晶圆与一整片逻辑晶圆在切割前直接面对面键合。键合完成后，再将这个“晶圆三明治”切割成单颗芯片。这里的“LPDDR”限定了内存规格，专指针对能效极致优化的低功耗动态随机存取存储器，使其天然适配手机、AI PC 和 AR/VR 眼镜等电池供电设备。
2.2. 为何 2026-2032 年至关重要
当前，处理器的算力增速远超内存带宽增速，“内存墙”问题在 AI 大模型推理场景中尤为尖锐。据 Marvell 在 2024 年分析师日的公开材料，传统封装下的带宽能效约为 1-10 pJ/bit，而 W2W 直连有潜力将这一数字降至 0.1 pJ/bit 以下，同时将互连密度提升 100-1000 倍。2026-2032 年被视为该技术从 工程验证向量产爬坡 的决定性窗口，因为它恰好与 2nm/3nm 芯片节点大规模应用、端侧 AI 设备爆发以及混合键合设备产能突破的三重浪潮交汇。
2.3. CAGR 预期
需要明确，目前公开市场并无专门针对“DRAM-on-Logic LPDDR W2W”这一极窄技术口径的独立复合增长率 (CAGR) 数据。该技术归属于 3D 堆叠与混合键合这更大的细分市场。根据 Yole Group 于 2025 年发布的 Status of the Advanced Packaging Industry 2025 报告，包括混合键合在内的 3D 堆叠封装市场在 2024-2030 年的 CAGR 预计高达 30%以上，而其中面向 移动与消费类的 LPDDR-on-Logic 应用是增速最快的子领域之一，其起步基数虽小，但营收规模预计在 2028 年后将出现陡峭增长曲线。野村证券 2025 年的行业报告也指出，受 AI 端侧部署驱动，相关先进封装设备市场的 CAGR 可达约 25% (2026-2030E)。此处整合多方预测，可作为观察产业整体景气度的参考系，而不是具体标的的指引。
3. 技术原理
3.1. 从微凸块到无凸块：互连范式的根本变革
传统的 3D 封装依赖“微凸块”连接上下层芯片，其物理尺寸（间距约 40-100 微米）构成了互连密度的物理极限。DRAM-on-Logic W2W 则采用 混合键合 技术，彻底摒弃了微凸块。它在室温下让两片晶圆上的介电层（如 SiO₂）首先发生分子级贴合，再通过退火工艺，使预先埋入介电层中的铜焊垫受热膨胀并相互扩散，形成坚固的金属键合。当前业界领先水平可将键合间距缩小至 1 微米以下，甚至达到 0.4-0.5 微米。这意味着在同样面积内，互连点数量可以从几百个暴增至数百万个。
3.2. 设计-工艺协同优化：真正的 3D 系统设计
DRAM-on-Logic 不再是两个独立个体的物理堆叠，而是要求 逻辑芯片与 DRAM 晶圆在架构设计初期就必须深度耦合。这被称为 设计-工艺协同优化 (DTCO)。双方的物理设计团队必须协同规划：
- 供电网络：电流需垂直穿越极薄的晶圆和数百万个键合点，供电完整性 (PDN) 设计成为首要挑战。
- 热管理：热量将在两层晶圆的中间聚集，必须布局冗余的热通道和传感单元。
- I/O 接口：传统的高速 SerDes 接口被废除，取而代之的是极简的、为已知负载（几微米距离）优化的并行三态门接口，以换取极致能效。
4. 关键参数
评估 DRAM-on-Logic LPDDR W2W 技术能力的核心指标包括：
| 参数维度 | 关键指标 | 先进水平 (2025-2026 工程验证阶段) | 对比传统封装 (如 PoP) |
|---|---|---|---|
| 互连密度 | 键合间距 | ≤ 1 μm (混合键合) | 40-100 μm (微凸块) |
| 带宽能力 | 每瓦带宽 (GB/s/W) | 公开资料未见统一精准测试值 | |
| 逻辑推演可达 >50 GB/s/W | < 15 GB/s/W | ||
| 传输能效 | 每比特能耗 (pJ/bit) | ≤ 0.1 pJ/bit (逻辑推演值) | 1-10 pJ/bit |
| 物理尺寸 | Z 轴高度减少 | 可节省 30-50% 的垂直空间 | 相对较厚 |
| 散热瓶颈 | 结-壳热阻 | 公开数据仍在积累 | |
| 公认是核心工程难题 | 相对成熟 |
注：以上数值中的“逻辑推演值”提取自学术论文及产业联盟（如 3DSoC 联盟）报告中的理想模型，实际量产产品参数会因芯片设计、工作负载和冷却方案显著不同。
5. 技术路线
5.1. 当前主流路线：一次性面对面键合 (Face-to-Face W2W)
技术起点最高、也是当前台积电、三星和 SK 海力士主要研发的路线。逻辑晶圆顶层金属和 DRAM 晶圆顶层金属面对面直接通过混合键合粘接，键合后有且仅有一次退火。流程最简，但对两片晶圆的 初始平坦度、洁净度 (颗粒控制) 和晶圆厂间的协同要求极高，任何缺陷都会导致整片晶圆报废。
5.2. 演进路线一：顺序键合，由存储厂主导
SK 海力士等技术方探索的路径。先在逻辑晶圆上直接通过薄膜工艺 顺序生长 出高密度的 DRAM 存储单元，形成单片集成的 3D DRAM-on-Logic。这彻底规避了晶圆对晶圆的键合对准挑战和两次减薄的风险，可将单位面积存储容量做到极致。但要求存储厂商掌握或深度整合逻辑工艺，工艺热预算必须与底层逻辑 CMOS 兼容，研发周期更长，技术门槛极高。
5.3. 演进路线二：多晶圆堆叠 (W2W-Sequential)
面向未来更大容量的数据吞吐场景，在面对面键合后，将其中一侧的晶圆背面减薄至极薄（< 50 μm），并通过 硅通孔 (TSV) 和背面混合键合连续堆叠第三片、第四片晶圆。这对减薄、键合对准、支撑和临时键合/解键合等封装技术提出了极限挑战，是迈向真正 3D-SoC 的必经之路。
6. 上游：专用设备与材料
上游是整个产业价值链最集中、技术壁垒最高的环节，直接决定了该技术能否规模化。
6.1. 核心设备
- W2W 混合键合机：是整套技术体系的“光刻机”。要求同时具备亚微米级对准精度、无颗粒的键合环境和高产能。市场呈现寡头垄断格局，EVG 和 BESI 联合开发的高精度键合机，以及东京电子 (TEL) 的方案是目前业界主力。据 BESI 于 2026 年初公布的数据，其混合键合设备累计订单已超 100 台，单台价值量约 300-400 万欧元 (来源：BESI 2025Q4 投资者关系报告)，大量被头部存储和逻辑 IDM 采购。
- 晶圆减薄与 CMP 设备：用于将晶圆背面减薄至 50 微米以下并进行原子级平坦化。迪斯科 (DISCO) 和冈本 (Okamoto) 是该领域的主要设备商。
- 检测与量测设备：用于检测键合界面纳米级的空洞缺陷。应用材料 (Applied Materials) 和科磊 (KLA) 的设备是晶圆厂标配。
6.2. 关键材料
- 介电材料：用于混合键合的 SiO₂ 或 SiCN 薄膜，其致密性、表面活性和热稳定性是形成可靠分子键的基础。信越化学、Entegris 等是主要供应商。
- 特种抛光浆料：用于铜和介电层的平坦化，要求达到埃级粗糙度。慧瞻材料 (Versum Materials，现属默克) 等提供定制化配方。
- 临时键合/解键合胶：在晶圆背面减薄和加工的极端条件下，必须将超薄晶圆临时固定在载体上。布鲁尔科技 (Brewer Science) 等提供整套材料方案。
7. 下游应用场景
下游需求由需要 高性能、低功耗、小体积 计算解决方案的终端产品驱动。
- AI PC 与旗舰智能手机 (2026-2027E)：这是清晰的第一波应用高潮。据台积电 2025 年技术研讨会公开披露，多家头部芯片设计公司已基于其 InFO-3D/W2W 工艺方案流片 PC 和手机 SoC。可预见到 2026-2027 年，集成度极高的 AI PC 处理器和旗舰移动 SoC 将率先搭载，以支持数十亿参数的开源大模型在端侧流畅运行。
- 数据中心与边缘 AI 推理卡 (2028-2030E)：对带宽和能效的需求将推动该技术进入推理卡市场。尤其是在能效要求极高的边缘服务器场景中，将 AI 加速器晶圆和 LPDDR 晶圆直接键合，可能实现颠覆性的节点级功耗表现。
- 高级驾驶辅助系统 (ADAS) 与自动驾驶域控制器 (2028-2030E 及以后)：车载计算平台对空间、功耗和可靠性有严苛要求。当前领先的电动车企正自研中央计算平台，DRAM-on-Logic W2W 方案可大幅减少布线，提升系统可靠性，被视为下一代车载超级计算机的核心备选方案。
8. 受益公司（产业链结构分析，不作任何投资建议）
以下列表旨在梳理全球及中国在该技术产业链的关键参与者，仅为产业观察，不作为任何形式的投资建议。
| 产业链环节 | 核心能力 | 全球主要参与者 | 中国主要参与者 |
|---|---|---|---|
| 逻辑代工/IDM | 提供支持 W2W 接口的 CPU/GPU/SoC 晶圆，定义 IP 和 DTCO 接口 | 台积电 (TSMC)、三星电子、英特尔 (Intel，采用其内部方案) | 公开资料未见 具有直接对标产品的本土逻辑厂商 |
| 内存 IDM | 设计并制造符合 W2W 规范的 DRAM 晶圆，解决存储单元热预算问题 | SK 海力士、美光、三星电子 | 公开资料未见 大规模布局 LPDDR W2W 的本土厂商。注：长江存储核心为 3D NAND，技术经验可参考但路线不同 |
| 封测代工 (OSAT) | 执行 W2W 键合、减薄、植球、成品测试 | 日月光 (ASE)、安靠 (Amkor) | 长电科技、通富微电 |
| 封装设备 | 提供 W2W 键合、CMP、检测等最核心设备 | EVG、BESI、迪斯科、东京电子、应用材料、KLA | 公开资料未见 可提供具备工程验证能力的 W2W 混合键合设备的国产厂商 |
| 封装材料 | 提供 IC 载板、介电材料、抛光液、临时键合胶 | 信越化学、住友电木、Entegris、布鲁尔科技 | 兴森科技 (IC 载板)、安集科技 (CMP 液)、鼎龙股份 (抛光垫) |
注：“公开资料未见”指在撰写时点（2026年6月），从该公司公开披露的年报、官网及权威行业数据库中，未查询到处于工程验证或量产的明确信息，不意味着其未进行预研。
9. 市场规模
如前所述，独立的“DRAM-on-Logic LPDDR W2W”市场规模尚难精确量化。对于市场认知，应叠加以下几个更宽泛的口径来交叉验证：
- 混合键合设备市场：据 BESI 2025 年测算，W2W 和 D2W 混合键合设备的总潜在市场 (TAM) 将从 2025 年的约 7 亿欧元增长至 2028 年的约 16 亿欧元，且 面向 Logic-Memory 的 W2W 应用占比将超过 50%。
- 3D 堆叠封装市场：Yole Group 2025 年报告预测，整个 3D 堆叠封装市场（含混合键合、TSV 等）在 2030 年的总营收将超过 250 亿美元。
- 终端出货量推导：在 AI PC 和旗舰手机的强劲带动下，TrendForce 于 2026Q1 预估，采用某种形式内存与逻辑协同封装/SiP 方案的终端设备出货量，在 2028 年将突破 5 亿部。尽管其中传统的多芯片封装 (MCP) 与晶圆级键合方案会长期共存，但晶圆级方案在高性能领域的渗透率提升为确定趋势。
10. 玩家对比
当前主要技术推动方可分为三大阵营：
| 玩家阵营 | 代表厂商 | 技术路线特征 | 关键优势 | 潜在弱点 |
|---|---|---|---|---|
| 逻辑代工主导型 | 台积电 | 极致的工艺整合能力。定义标准接口，由存储厂配合生产符合规范的 DRAM 晶圆，代工厂执行键合。 | 先进制程+先进封装一站式服务，对客户的掌控力和 IP 生态极强。 | 对存储工艺的深度整合能力弱于存储原厂，供应链协调成本高。 |
| 存储 IDM 主导型 | SK 海力士、美光 | 以我为主定义 DRAM 晶圆规格，向下兼容或协同设计逻辑接口。SK 海力士积极布局直接序列生长路线。 | 对 DRAM 晶圆特性有最深刻理解，可针对性优化其物理和电气特性。 | 缺乏领先的先进逻辑制程能力，必须与代工厂形成深度绑定。 |
| 垂直整合自研型 | 英特尔 | 同时拥有先进逻辑工艺和内存晶圆厂。硬件、架构、封装一体化自研。 | 可实现最深度的 DTCO，系统优化自由度最大。 | 缺乏外部代工客户，生态封闭，规模经济性受限。 |
11. 风险
11.1. 技术工程风险
- 良率爬坡不及预期：W2W 的良率是乘法关系。假设逻辑晶圆和 DRAM 晶圆最终每片良率均为 90%，键合后的整体良率理论起点仅为 81%，若键合工艺本身再引入缺陷，总良率会快速跌落至经济可行的临界点以下。台积电前研发高管曾于 2025 年学术会议上公开表示，“颗粒控制和无空洞键合”是实现 95%以上整体良率的关键，但这是极难的工程挑战。
- 散热瓶颈：功耗密度将急剧升高，热量被封装在两层晶圆中间，构成一个天然的“热三明治”。主流的顶部散热方案已严重不足，必须引入背面供电网络 (BSPDN)、双面冷却、在芯片内部嵌入微流道等极其复杂的技术，成本和技术风险并增。
- 测试困境：键合前，要确保两片晶圆上的所有芯片 (Die) 都是“已知合格裸片 (KGD)”近乎不可能。现行方案是对晶圆进行苛刻的整片级探针测试，但会对良率和成本造成压力。
11.2. 商业与产业风险
- 成本不具备普适性：即使大规模量产，W2W 方案的额外成本结构决定了它在未来五年内仍将是旗舰级、对成本不敏感设备的选择。低于 100 美元价位的手机或消费电子难以承载。
- 供应链脆弱性：整个技术栈由寥寥几家 IDM、设备和材料公司驱动，任何一家核心设备交付延期或材料断供都将直接影响整个产业的爬坡节奏。
12. 误读纠偏
误解一：“这是内存厂商和逻辑厂商的零和博弈，会取代传统封装。”
纠偏：这是传统产业链的深度融合，而非取代。它在 2026-2032 年将定位于金字塔塔尖极小比例的高性能旗舰产品，传统分立封装在成本、灵活性和成熟度上的绝对优势，使其在未来十年仍将是大规模出货的主流。
误解二：“有混合键合设备就能做，门槛不高。”
纠偏：这是极其复杂的三位一体的系统工程，门槛极高。它需要 设计与工艺协同 (DTCO) 的能力，即芯片设计公司、逻辑代工厂、存储厂、封测厂和设备商共同定义物理接口和设计规则。任何单一厂商，即使拥有设备，若无强大的产业联盟共同推进，无法独立完成商业化产品。
误解三：“这种技术会让设备变得更厚。”
纠偏：正好相反。通过移除传统的有机基板、微凸块和单独的封装，整合后芯片的 Z 轴总高度将显著降低，这是能应用在超薄折叠手机和智能眼镜里的关键前提。
13. 最新事件 (截至 2026 年 6 月)
- 商业化落地信号：据产业媒体 The Elec 2025 年 11 月报道，三星电子和 SK 海力士均已收到来自移动和 PC 客户的 2027 年 W2W 结构内存的试产请求 (RFQ)。这标志着需求端的拉动已从宣传进入实际的采购流程。
- 设备订单爆发：BESI 在 2025Q4 财报电话会中明确，其 2025 年全年混合键合系统订单量激增，主要推动力为 Logic-to-Memory 应用，其中大部分来自亚洲头部客户。公司指引 2026 年该业务线营收将同比增长超 50% (来源：BESI Q42025 Earnings Call Transcript)。
- 技术标准推进：2026 年 3 月，UCIe 联盟发布了其 2.0 版本规范，首次包含了针对 3D 封装（包括 W2W）的物理层标准草案，旨在标准化 3D 芯片内部的互连接口，降低了 IP 复用和不同晶圆来源对接的难度。
- 国产设备进展：某国产封装设备龙头在 2025 年年报中披露，其“应用于先进 3D 集成的键合装备”已进入样机装配调试阶段，项目状态为“在研”，该表述属于公开记录，不代表对其商业化进度作任何预测。
14. 跟踪指标
要持续判断产业的成熟度，应建立如下指标框架进行季度追踪：
-
技术成熟度指标：
- 混合键合机数量：跟踪 BESI、EVG 等头部设备商的季度出货量和分领域订单。
- 专利质量与数量：在 W2W 混合键合、DTCO 方法学方向，检索台积电、三星、SK 海力士等公司的年度专利授权数。
- 学术顶会论文：观察 IEDM、VLSI 对称会议关于“Wafer-to-Wafer Hybrid Bonding for Logic-Memory”的论文，关注键合间距、界面空洞率和芯片级工作原型的性能参数。
-
产业链协同指标：
- 联盟成员动态：关注 UCIe 联盟等 3D 接口标准组织中，DRAM 厂商和逻辑厂商加入和贡献 IP 的情况。
- 晶圆厂资本开支结构：跟踪台积电、英特尔在“先进封装”项目上的资本开支绝对额和同比增长。台积电 2025 年先进封装资本开支占比已接近其总开支的 10% (来源：台积电 2025Q4 法说会公开文件)，继续关注这一占比变化。
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终端市场渗透率指标：
- 终端拆解报告：跟踪 TechInsights、iFixit 对 2026 年底及此后发布的旗舰手机和 AI PC 的芯片级拆解分析，这是确认该技术是否进入商用产品的最直接证据。
- 高带宽内存溢价：终端厂商为“集成封装式高带宽内存”方案所付成本的公开财务痕迹，是需求强度的真实温度计。
15. 信源
本文信息主要整合并交叉验证自以下公开信源，所有数据均不构成对未来表现的承诺：
- 产业报告：
- Yole Group, Status of the Advanced Packaging Industry 2025.
- 野村证券, Global Memory & 3D IC Equipment 行业研究报告, 2025.
- 公司公开披露：
- 台积电 2025 Q4 及 2026 Q1 法人说明会公开资料.
- BE Semiconductor Industries N.V. (BESI) 2025 第四季度及全年财报电话会议记录与新闻稿.
- Marvell Technology, Inc. 2024 分析师日公开演示材料.
- 产业媒体与会议：
- The Elec, 韩系半导体供应链公开报道 (2025年11月).
- 台积电 2025 年技术研讨会欧洲、北美及中国台湾站公开信息.
- 2026 年 UCIe 联盟 2.0 规范公开发布简报.
- 学术与标准研究：
- IEDM / VLSI 会议录中关于混合键合技术的公开论文.