DRAM-on-Logic 存算堆疊
1. 3 秒看懂
DRAM-on-Logic LPDDR W2W 是一種在晶圓層級將低功耗 DRAM 與邏輯晶片直接鍵合的 3D 整合技術。它通過混合鍵合將互連間距縮至微米級，旨在以極短傳輸距離實現 超高頻寬、超低功耗 的資料吞吐，是從封裝層面突破“記憶體牆”的核心路徑。
2. 3 分鐘產業解釋
2.1. 它是什麼
DRAM-on-Logic LPDDR W2W 是系統級封裝 (SiP) 的極端演進形態。其核心區別在於，它不是在封裝基板上並排放置兩顆獨立封裝的晶片，也不是通過微凸塊堆疊，而是將已製造完成的 一整片 DRAM 晶圓與一整片邏輯晶圓在切割前直接面對面鍵合。鍵合完成後，再將這個“晶圓三明治”切割成單顆晶片。這裡的“LPDDR”限定了記憶體規格，專指標對能效極致最佳化的低功耗動態隨機存取儲存器，使其天然適配手機、AI PC 和 AR/VR 眼鏡等電池供電裝置。
2.2. 為何 2026-2032 年至關重要
當前，處理器的算力增速遠超記憶體頻寬增速，“記憶體牆”問題在 AI 大型模型推論場景中尤為尖銳。據 Marvell 在 2024 年分析師日的公開材料，傳統封裝下的頻寬能效約為 1-10 pJ/bit，而 W2W 直連有潛力將這一數字降至 0.1 pJ/bit 以下，同時將互連密度提升 100-1000 倍。2026-2032 年被視為該技術從 工程驗證向量產爬坡 的決定性視窗，因為它恰好與 2nm/3nm 晶片節點大規模應用、端側 AI 裝置爆發以及混合鍵合裝置產能突破的三重浪潮交匯。
2.3. CAGR 預期
需要明確，目前公開市場並無專門針對“DRAM-on-Logic LPDDR W2W”這一極窄技術口徑的獨立複合增長率 (CAGR) 資料。該技術歸屬於 3D 堆疊與混合鍵合這更大的細分市場。根據 Yole Group 於 2025 年釋出的 Status of the Advanced Packaging Industry 2025 報告，包括混合鍵合在內的 3D 堆疊封裝市場在 2024-2030 年的 CAGR 預計高達 30%以上，而其中面向 移動與消費類的 LPDDR-on-Logic 應用是增速最快的子領域之一，其起步基數雖小，但營收規模預計在 2028 年後將出現陡峭增長曲線。野村證券 2025 年的行業報告也指出，受 AI 端側部署驅動，相關先進封裝裝置市場的 CAGR 可達約 25% (2026-2030E)。此處整合多方預測，可作為觀察產業整體景氣度的參考系，而不是具體標的的展望。
3. 技術原理
3.1. 從微凸塊到無凸塊：互連範式的根本變革
傳統的 3D 封裝依賴“微凸塊”連線上下層晶片，其物理尺寸（間距約 40-100 微米）構成了互連密度的物理極限。DRAM-on-Logic W2W 則採用 混合鍵合 技術，徹底摒棄了微凸塊。它在室溫下讓兩片晶圓上的介電層（如 SiO₂）首先發生分子級貼合，再通過退火工藝，使預先埋入介電層中的銅焊墊受熱膨脹並相互擴散，形成堅固的金屬鍵合。當前業界領先水平可將鍵合間距縮小至 1 微米以下，甚至達到 0.4-0.5 微米。這意味著在同樣面積內，互連點數量可以從幾百個暴增至數百萬個。
3.2. 設計-工藝協同最佳化：真正的 3D 系統設計
DRAM-on-Logic 不再是兩個獨立個體的物理堆疊，而是要求 邏輯晶片與 DRAM 晶圓在架構設計初期就必須深度耦合。這被稱為 設計-工藝協同最佳化 (DTCO)。雙方的物理設計團隊必須協同規劃：
- 供電網路：電流需垂直穿越極薄的晶圓和數百萬個鍵合點，供電完整性 (PDN) 設計成為首要挑戰。
- 熱管理：熱量將在兩層晶圓的中間聚集，必須版面配置冗餘的熱通道和感測單元。
- I/O 介面：傳統的高速 SerDes 介面被廢除，取而代之的是極簡的、為已知負載（幾微米距離）最佳化的並行三態門介面，以換取極致能效。
4. 關鍵引數
評估 DRAM-on-Logic LPDDR W2W 技術能力的核心指標包括：
| 引數維度 | 關鍵指標 | 先進水平 (2025-2026 工程驗證階段) | 對比傳統封裝 (如 PoP) |
|---|---|---|---|
| 互連密度 | 鍵合間距 | ≤ 1 μm (混合鍵合) | 40-100 μm (微凸塊) |
| 頻寬能力 | 每瓦頻寬 (GB/s/W) | 公開資料未見統一精準測試值 | |
| 邏輯推演可達 >50 GB/s/W | < 15 GB/s/W | ||
| 傳輸能效 | 每位元能耗 (pJ/bit) | ≤ 0.1 pJ/bit (邏輯推演值) | 1-10 pJ/bit |
| 物理尺寸 | Z 軸高度減少 | 可節省 30-50% 的垂直空間 | 相對較厚 |
| 散熱瓶頸 | 結-殼熱阻 | 公開資料仍在積累 | |
| 公認是核心工程難題 | 相對成熟 |
注：以上數值中的“邏輯推演值”提取自學術論文及產業聯盟（如 3DSoC 聯盟）報告中的理想模型，實際量產產品引數會因晶片設計、工作負載和冷卻方案顯著不同。
5. 技術路線
5.1. 當前主流路線：一次性面對面鍵合 (Face-to-Face W2W)
技術起點最高、也是當前台積電、三星和 SK 海力士主要研發的路線。邏輯晶圓頂層金屬和 DRAM 晶圓頂層金屬面對面直接通過混合鍵合粘接，鍵合後有且僅有一次退火。流程最簡，但對兩片晶圓的 初始平坦度、潔淨度 (顆粒控制) 和晶圓廠間的協同要求極高，任何缺陷都會導致整片晶圓報廢。
5.2. 演進路線一：順序鍵合，由儲存廠主導
SK 海力士等技術方探索的路徑。先在邏輯晶圓上直接通過薄膜工藝 順序生長 出高密度的 DRAM 儲存單元，形成單片整合的 3D DRAM-on-Logic。這徹底規避了晶圓對晶圓的鍵合對準挑戰和兩次減薄的風險，可將單位面積儲存容量做到極致。但要求儲存廠商掌握或深度整合邏輯工藝，工藝熱預算必須與底層邏輯 CMOS 相容，研發週期更長，技術門檻極高。
5.3. 演進路線二：多晶圓堆疊 (W2W-Sequential)
面向未來更大容量的資料吞吐場景，在面對面鍵合後，將其中一側的晶圓背面減薄至極薄（< 50 μm），並通過 矽通孔 (TSV) 和背面混合鍵合連續堆疊第三片、第四片晶圓。這對減薄、鍵合對準、支撐和臨時鍵合/解鍵合等封裝技術提出了極限挑戰，是邁向真正 3D-SoC 的必經之路。
6. 上游：專用裝置與材料
上游是整個產業價值鏈最集中、技術壁壘最高的環節，直接決定了該技術能否規模化。
6.1. 核心裝置
- W2W 混合鍵合機：是整套技術體系的“光刻機”。要求同時具備亞微米級對準精度、無顆粒的鍵合環境和高產能。市場呈現寡頭壟斷格局，EVG 和 BESI 聯合開發的高精度鍵合機，以及東京電子 (TEL) 的方案是目前業界主力。據 BESI 於 2026 年初公佈的資料，其混合鍵合裝置累計訂單已超 100 臺，單臺價值量約 300-400 萬歐元 (來源：BESI 2025Q4 投資者關係報告)，大量被頭部儲存和邏輯 IDM 採購。
- 晶圓減薄與 CMP 裝置：用於將晶圓背面減薄至 50 微米以下並進行原子級平坦化。迪斯科 (DISCO) 和岡本 (Okamoto) 是該領域的主要裝置商。
- 檢測與量測裝置：用於檢測鍵合介面奈米級的空洞缺陷。應用材料 (Applied Materials) 和科磊 (KLA) 的裝置是晶圓廠標配。
6.2. 關鍵材料
- 介電材料：用於混合鍵合的 SiO₂ 或 SiCN 薄膜，其緻密性、表面活性和熱穩定性是形成可靠分子鍵的基礎。信越化學、Entegris 等是主要供應商。
- 特種拋光漿料：用於銅和介電層的平坦化，要求達到埃級粗糙度。慧瞻材料 (Versum Materials，現屬默克) 等提供定製化配方。
- 臨時鍵合/解鍵合膠：在晶圓背面減薄和加工的極端條件下，必須將超薄晶圓臨時固定在載體上。布魯爾科技 (Brewer Science) 等提供整套材料方案。
7. 下游應用場景
下游需求由需要 高效能、低功耗、小體積 計算解決方案的終端產品驅動。
- AI PC 與旗艦智慧手機 (2026-2027E)：這是清晰的第一波應用高潮。據台積電 2025 年技術研討會公開揭露，多家頭部晶片設計公司已基於其 InFO-3D/W2W 工藝方案流片 PC 和手機 SoC。可預見到 2026-2027 年，整合度極高的 AI PC 處理器和旗艦移動 SoC 將率先搭載，以支援數十億引數的開源大型模型在端側流暢執行。
- 資料中心與邊緣 AI 推論卡 (2028-2030E)：對頻寬和能效的需求將推動該技術進入推論卡市場。尤其是在能效要求極高的邊緣伺服器場景中，將 AI 加速器晶圓和 LPDDR 晶圓直接鍵合，可能實現顛覆性的節點級功耗表現。
- 高階駕駛輔助系統 (ADAS) 與自動駕駛域控制器 (2028-2030E 及以後)：車載計算平台對空間、功耗和可靠性有嚴苛要求。當前領先的電動車企正自研中央計算平台，DRAM-on-Logic W2W 方案可大幅減少佈線，提升系統可靠性，被視為下一代車載超級計算機的核心備選方案。
8. 受益公司（產業鏈結構分析，不作任何投資建議）
以下列表旨在梳理全球及中國在該技術產業鏈的關鍵參與者，僅為產業觀察，不作為任何形式的投資建議。
| 產業鏈環節 | 核心能力 | 全球主要參與者 | 中國主要參與者 |
|---|---|---|---|
| 邏輯代工/IDM | 提供支援 W2W 介面的 CPU/GPU/SoC 晶圓，定義 IP 和 DTCO 介面 | 台積電 (TSMC)、三星電子、英特爾 (Intel，採用其內部方案) | 公開資料未見 具有直接對標產品的本土邏輯廠商 |
| 記憶體 IDM | 設計並製造符合 W2W 規範的 DRAM 晶圓，解決儲存單元熱預算問題 | SK 海力士、美光、三星電子 | 公開資料未見 大規模版面配置 LPDDR W2W 的本土廠商。注：長江儲存核心為 3D NAND，技術經驗可參考但路線不同 |
| 封測代工 (OSAT) | 執行 W2W 鍵合、減薄、植球、成品測試 | 日月光 (ASE)、安靠 (Amkor) | 長電科技、通富微電 |
| 封裝裝置 | 提供 W2W 鍵合、CMP、檢測等最核心裝置 | EVG、BESI、迪斯科、東京電子、應用材料、KLA | 公開資料未見 可提供具備工程驗證能力的 W2W 混合鍵合裝置的國產廠商 |
| 封裝材料 | 提供 IC 載板、介電材料、拋光液、臨時鍵合膠 | 信越化學、住友電木、Entegris、布魯爾科技 | 興森科技 (IC 載板)、安集科技 (CMP 液)、鼎龍股份 (拋光墊) |
注：“公開資料未見”指在撰寫時點（2026年6月），從該公司公開揭露的年報、官網及權威行業資料庫中，未查詢到處於工程驗證或量產的明確資訊，不意味著其未進行預研。
9. 市場規模
如前所述，獨立的“DRAM-on-Logic LPDDR W2W”市場規模尚難精確量化。對於市場認知，應疊加以下幾個更寬泛的口徑來交叉驗證：
- 混合鍵合裝置市場：據 BESI 2025 年測算，W2W 和 D2W 混合鍵合裝置的總潛在市場 (TAM) 將從 2025 年的約 7 億歐元增長至 2028 年的約 16 億歐元，且 面向 Logic-Memory 的 W2W 應用佔比將超過 50%。
- 3D 堆疊封裝市場：Yole Group 2025 年報告預測，整個 3D 堆疊封裝市場（含混合鍵合、TSV 等）在 2030 年的總營收將超過 250 億美元。
- 終端出貨量推導：在 AI PC 和旗艦手機的強勁帶動下，TrendForce 於 2026Q1 預估，採用某種形式記憶體與邏輯協同封裝/SiP 方案的終端裝置出貨量，在 2028 年將突破 5 億部。儘管其中傳統的多晶片封裝 (MCP) 與晶圓級鍵合方案會長期共存，但晶圓級方案在高效能領域的滲透率提升為確定趨勢。
10. 玩家對比
當前主要技術推動方可分為三大陣營：
| 玩家陣營 | 代表廠商 | 技術路線特徵 | 關鍵優勢 | 潛在弱點 |
|---|---|---|---|---|
| 邏輯代工主導型 | 台積電 | 極致的工藝整合能力。定義標準介面，由儲存廠配合生產符合規範的 DRAM 晶圓，代工廠執行鍵合。 | 先進製程+先進封裝一站式服務，對客戶的掌控力和 IP 生態極強。 | 對儲存工藝的深度整合能力弱於儲存原廠，供應鏈協調成本高。 |
| 儲存 IDM 主導型 | SK 海力士、美光 | 以我為主定義 DRAM 晶圓規格，向下相容或協同設計邏輯介面。SK 海力士積極版面配置直接序列生長路線。 | 對 DRAM 晶圓特性有最深刻理解，可針對性最佳化其物理和電氣特性。 | 缺乏領先的先進邏輯製程能力，必須與代工廠形成深度繫結。 |
| 垂直整合自研型 | 英特爾 | 同時擁有先進邏輯工藝和記憶體晶圓廠。硬體、架構、封裝一體化自研。 | 可實現最深度的 DTCO，系統最佳化自由度最大。 | 缺乏外部代工客戶，生態封閉，規模經濟性受限。 |
11. 風險
11.1. 技術工程風險
- 良率爬坡不及預期：W2W 的良率是乘法關係。假設邏輯晶圓和 DRAM 晶圓最終每片良率均為 90%，鍵合後的整體良率理論起點僅為 81%，若鍵合工藝本身再引入缺陷，總良率會快速跌落至經濟可行的臨界點以下。台積電前研發高管曾於 2025 年學術會議上公開表示，“顆粒控制和無空洞鍵合”是實現 95%以上整體良率的關鍵，但這是極難的工程挑戰。
- 散熱瓶頸：功耗密度將急劇升高，熱量被封裝在兩層晶圓中間，構成一個天然的“熱三明治”。主流的頂部散熱方案已嚴重不足，必須引入背面供電網路 (BSPDN)、雙面冷卻、在晶片內部嵌入微流道等極其複雜的技術，成本和技術風險並增。
- 測試困境：鍵合前，要確保兩片晶圓上的所有晶片 (Die) 都是“已知合格裸片 (KGD)”近乎不可能。現行方案是對晶圓進行苛刻的整片級探針測試，但會對良率和成本造成壓力。
11.2. 商業與產業風險
- 成本不具備普適性：即使大規模量產，W2W 方案的額外成本結構決定了它在未來五年內仍將是旗艦級、對成本不敏感裝置的選擇。低於 100 美元價位的手機或消費電子難以承載。
- 供應鏈脆弱性：整個技術棧由寥寥幾家 IDM、裝置和材料公司驅動，任何一家核心裝置交付延期或材料斷供都將直接影響整個產業的爬坡節奏。
12. 誤讀糾偏
誤解一：“這是記憶體廠商和邏輯廠商的零和博弈，會取代傳統封裝。”
糾偏：這是傳統產業鏈的深度融合，而非取代。它在 2026-2032 年將定位於金字塔塔尖極小比例的高效能旗艦產品，傳統分立封裝在成本、靈活性和成熟度上的絕對優勢，使其在未來十年仍將是大規模出貨的主流。
誤解二：“有混合鍵合裝置就能做，門檻不高。”
糾偏：這是極其複雜的三位一體的系統工程，門檻極高。它需要 設計與工藝協同 (DTCO) 的能力，即晶片設計公司、邏輯代工廠、儲存廠、封測廠和裝置商共同定義物理介面和設計規則。任何單一廠商，即使擁有裝置，若無強大的產業聯盟共同推進，無法獨立完成商業化產品。
誤解三：“這種技術會讓裝置變得更厚。”
糾偏：正好相反。通過移除傳統的有機基板、微凸塊和單獨的封裝，整合後晶片的 Z 軸總高度將顯著降低，這是能應用在超薄摺疊手機和智慧眼鏡裡的關鍵前提。
13. 最新事件 (截至 2026 年 6 月)
- 商業化落地訊號：據產業媒體 The Elec 2025 年 11 月報道，三星電子和 SK 海力士均已收到來自移動和 PC 客戶的 2027 年 W2W 結構記憶體的試產請求 (RFQ)。這標誌著需求端的拉動已從宣傳進入實際的採購流程。
- 裝置訂單爆發：BESI 在 2025Q4 財報電話會中明確，其 2025 年全年混合鍵合系統訂單量激增，主要推動力為 Logic-to-Memory 應用，其中大部分來自亞洲頭部客戶。公司展望 2026 年該業務線營收將年增率增長超 50% (來源：BESI Q42025 Earnings Call Transcript)。
- 技術標準推進：2026 年 3 月，UCIe 聯盟釋出了其 2.0 版本規範，首次包含了針對 3D 封裝（包括 W2W）的物理層標準草案，旨在標準化 3D 晶片內部的互連線口，降低了 IP 複用和不同晶圓來源對接的難度。
- 國產裝置進展：某國產封裝裝置龍頭在 2025 年年報中揭露，其“應用於先進 3D 整合的鍵合裝備”已進入樣機裝配除錯階段，專案狀態為“在研”，該表述屬於公開記錄，不代表對其商業化進度作任何預測。
14. 追蹤指標
要持續判斷產業的成熟度，應建立如下指標架構進行季度追蹤：
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技術成熟度指標：
- 混合鍵合機數量：追蹤 BESI、EVG 等頭部裝置商的季度出貨量和分領域訂單。
- 專利質量與數量：在 W2W 混合鍵合、DTCO 方法學方向，檢索台積電、三星、SK 海力士等公司的年度專利授權數。
- 學術頂會論文：觀察 IEDM、VLSI 對稱會議關於“Wafer-to-Wafer Hybrid Bonding for Logic-Memory”的論文，關注鍵合間距、介面空洞率和晶片級工作原型的效能引數。
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產業鏈協同指標：
- 聯盟成員動態：關注 UCIe 聯盟等 3D 介面標準組織中，DRAM 廠商和邏輯廠商加入和貢獻 IP 的情況。
- 晶圓廠資本支出結構：追蹤台積電、英特爾在“先進封裝”專案上的資本支出絕對額和年增率增長。台積電 2025 年先進封裝資本支出佔比已接近其總開支的 10% (來源：台積電 2025Q4 法說會公開檔案)，繼續關注這一佔比變化。
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終端市場滲透率指標：
- 終端拆解報告：追蹤 TechInsights、iFixit 對 2026 年底及此後釋出的旗艦手機和 AI PC 的晶片級拆解分析，這是確認該技術是否進入商用產品的最直接證據。
- 高頻寬記憶體溢價：終端廠商為“整合封裝式高頻寬記憶體”方案所付成本的公開財務痕跡，是需求強度的真實溫度計。
15. 信源
本文資訊主要整合並交叉驗證自以下公開信源，所有資料均不構成對未來表現的承諾：
- 產業報告：
- Yole Group, Status of the Advanced Packaging Industry 2025.
- 野村證券, Global Memory & 3D IC Equipment 行業研究報告, 2025.
- 公司公開揭露：
- 台積電 2025 Q4 及 2026 Q1 法人說明會公開資料.
- BE Semiconductor Industries N.V. (BESI) 2025 第四季度及全年財報電話會議記錄與新聞稿.
- Marvell Technology, Inc. 2024 分析師日公開演示材料.
- 產業媒體與會議：
- The Elec, 韓系半導體供應鏈公開報道 (2025年11月).
- 台積電 2025 年技術研討會歐洲、北美及中國臺灣站公開資訊.
- 2026 年 UCIe 聯盟 2.0 規範公開發布簡報.
- 學術與標準研究：
- IEDM / VLSI 會議錄中關於混合鍵合技術的公開論文.