边缘耦合器（Edge Coupler）
3 秒看懂
边缘耦合器是光子芯片与外部光纤之间实现光信号高效导入/导出的“物理桥梁”。它位于芯片的边缘（截面），将光从模场较大的光纤平滑地耦合进纳米尺度的芯片波导中，核心优势是宽带宽和低偏振敏感性。当前行业顶尖水平可将单面耦合损耗控制在0.5 dB以下（含封装误差），是实现光电共封装商业化的关键界面技术。
3 分钟产业解释
在AI算力对带宽和能效的需求爆炸式增长下，光电共封装（CPO） 被视为下一代数据中心互连的关键技术。传统可插拔光模块的信号在PCB上走线时已触及物理极限——800G时代单通道112Gbps电信号在PCB上的损耗严重制约了传输距离。而CPO将光引擎与交换ASIC共同封装在同一个基板上，大幅缩短了电信号的传输路径，但随之而来的核心挑战之一，就是如何将光信号从外部的光纤高效、低损耗地连接到封装在芯片旁边的硅光引擎上。
边缘耦合器就是解决这个“最后一厘米”问题的核心光学接口。它相当于给芯片装上了一个标准化、高性能的“光插头”——没有它，再先进的激光器、调制器、探测器都无法与外界高效通信。它的性能直接决定了整个光模块的插入损耗、带宽和生产良率，是光子集成回路从实验室走向量产工业品的关键一环。
据LightCounting数据，2023年全球CPO市场规模尚处于萌芽期（约5500万美元），预计到2027年将突破20亿美元，年复合增长率约为147%。而边缘耦合器作为CPO的核心接口技术，其技术成熟度与供应能力直接制约着这一增长曲线的斜率。
技术原理
核心物理机制：绝热模式演化
边缘耦合器的核心工作原理是绝热模式演化。当光波导的特征尺寸沿传播方向变化足够缓慢时，输入光基模能够绝热地演化成输出波导的基模，而不会激发能量泄漏到辐射模或高阶模中。这一过程的物理基础是模式转换效率函数：
模式间的耦合程度与模式传播常数之差成反比。当锥形波导的锥角足够小（即变化足够缓慢），基模始终“跟得上”波导结构的变化，从而实现近乎无损耗的模式压缩。
以最常见的三维锥形波导为例，其结构示意如下：
光纤 (MFD ~10 μm)
|
V
+---------------------+
| | <-- 芯片边缘截面
| +-------------+ |
| | 锥形波导 | | --> 模式缓慢压缩
| | (3D Taper) | | 长度L通常>300μm
| +------+-------+ |
| | |
+----------|-----------+
|
V
芯片波导 (MFD ~0.5 μm)
关键维度：锥形长度 (L)，尖端宽度 (W_tip)
锥角 = arctan((W_in - W_tip)/L)
二维锥形与三维锥形的对比
二维锥形仅在水平方向进行波导宽度的渐变，工艺实现相对简单，但在垂直方向上模式仍然失配，耦合效率通常受限于2-3 dB的额外损耗。三维锥形则在水平和垂直两个方向上同时渐变，通过双刻蚀工艺（Double-Etch）实现，是当前主流的高性能方案。Intel在2021年OFC会议上报告的边缘耦合器方案即采用了三维锥形+二次刻蚀工艺，实验室条件下实现0.5 dB/面的耦合损耗（来源：Intel硅光平台技术白皮书，2022年）。
关键设计参数与物理机制
- 锥形长度：决定了模式演化的“缓急程度”。长度为300-2000 μm的锥形耦合器，每100 μm的长度增加约降低0.1-0.2 dB的损耗，但过度延长则会侵占宝贵的芯片面积。行业通常在300-500 μm的区间平衡损耗与尺寸。
- 尖端宽度：耦合器面向光纤一端的宽度应尽量匹配光纤模场，但同时要兼顾制造良率。尖端宽度通常在3-8 μm之间，过窄（<2 μm）导致制造良率急剧下降。
- 材料平台限制：在SOI（绝缘体上硅）平台上，220 nm的顶硅厚度限制了单刻蚀工艺下的垂直模式匹配能力；SiN平台（氮化硅厚度可达400-800 nm）因折射率对比度较低，天然具有更好的模场匹配条件，但其波导弯曲半径较大，影响了集成密度。
关键参数
边缘耦合器的性能由多个相互关联的参数共同决定，以下参数定义均假设在1550 nm波长、标准单模光纤（SMF-28）输入条件下：
| 参数名称 | 定义 | 行业标杆水平 | 测试标准 |
|---|---|---|---|
| 耦合损耗 | 光纤到芯片的单面插入损耗 | <0.5 dB/面（含封装，OFC 2023最佳报告） | 截断法/对接法 |
| 工作带宽 | 耦合损耗变化0.5 dB的波长范围 | 120 nm（覆盖O+C+L波段） | 宽带光源+光谱仪 |
| 偏振相关损耗 | TE与TM模式的耦合损耗差值 | <0.2 dB（三维锥形方案） | 偏振控制器+功率计 |
| 回波损耗 | 反射光强度与入射光强度之比 | <-40 dB（带抗反射涂层可<-55 dB） | 光时域反射计 |
| 1 dB对准容差 | 耦合损耗增加1 dB的位置偏差范围 | ±1.5 μm（水平），±2.0 μm（垂直） | 精密六轴位移台 |
| 截面积/间距 | 耦合器在芯片边缘的横向尺寸 | <25 μm间距（阵列化方案） | 显微测量 |
说明：以上”行业标杆水平”数据综合自2021-2023年OFC（光纤通信会议）和ECOC（欧洲光通信会议）公开论文，具体厂商量产数据及良率属商业机密，公开资料未见披露。
技术路线
路线一：三维锥形波导（主流路线）
技术方案：通过双刻蚀工艺在水平和垂直方向同时渐变波导横截面。第一步深硅刻蚀形成脊形波导的主体结构，第二步浅刻蚀实现垂直方向的渐变。
代表厂商/机构：
- 中科院半导体所：2022年在JLT期刊报告了基于标准SOI工艺、双刻蚀深度的三维锥形方案，实验室损耗0.8 dB/面，1 dB对准容差±2.0 μm（来源：JLT, Vol. 40, Issue 5, 2022）
- imec：比利时微电子研究中心在其硅光MPW（多项目晶圆）服务中提供标准化的三维锥形边缘耦合器IP，公开技术文档（2023年V2.3版）标注典型损耗1.2 dB/面
- GlobalFoundries：在其45CLO硅光平台中集成三维锥形方案，PDK中标注的典型耦合损耗为1.5 dB/面（含封装容差裕量，来源：GF 45CLO PDK Datasheet, Version 2.4, 2022）
优势：集成度高、与标准CMOS工艺兼容、可实现超低损耗 劣势：对双刻蚀对准精度要求高，±50 nm的套刻误差即会引入可观测的损耗劣化
路线二：亚波长光栅辅助耦合
技术方案：在耦合器尖端区域引入亚波长光栅结构，通过亚波长周期结构的等效折射率工程，实现更平缓的模式转换。该路线可提供更好的工艺容差。
代表厂商/机构：
- 加拿大国家研究院：在SiN-Si混合集成平台上开发了亚波长光栅边缘耦合器，2021年报告的1 dB对准容差达到±3.0 μm（来源：Optics Express, Vol. 29, Issue 12, 2021）
- Luceda Photonics：在其IPKISS设计工具中提供亚波长光栅边缘耦合器的标准化设计模板，典型损耗目标设定为1.0 dB/面
优势：工艺容差显著优于三维锥形，适合高良率量产需求 劣势：光栅周期结构对制造中的最小特征尺寸要求高（通常<100 nm），需电子束光刻或先进DUV工艺
路线三：多层波导垂直耦合（新兴路线）
技术方案：利用SiN-on-SOI或Poly-Si等多层波导堆叠，通过层间耦合实现垂直方向的模式匹配，降低对刻蚀精度的依赖。
代表厂商/机构：
- Intel：其2022年披露的CPO引擎采用了多层波导集成方案，但具体损耗数据和工艺细节未公开（来源：Intel Labs Day 2022技术演讲）
- TSMC N6+硅光工艺：台积电在2023年OFC上首次透露其先进硅光平台支持多层SiN波导，但边缘耦合器的量产指标未披露（来源：OFC 2023工业论坛简报）
优势：垂直模式匹配理论上可接近完美，工艺容差可能更高 劣势：多层沉积增加了制造成本和周期，技术成熟度相对较低
边缘耦合器与垂直光栅耦合器对比
此对比表聚焦于实际产业化指标的差异：
| 特性 | 边缘耦合器 | 垂直光栅耦合器 |
|---|---|---|
| 耦合位置 | 芯片边缘截面 | 芯片表面（垂直入射） |
| 典型带宽 | 很宽（>100 nm） | 窄（通常<40 nm） |
| 偏振敏感性 | 低（PDL<0.2 dB） | 高（PDL通常1-3 dB） |
| 耦合损耗（含封装） | <1.5 dB/面（量产水平） | 3-5 dB/面（量产水平） |
| 对准容差 | 较小（需精密有源对准） | 较大（可容忍±5 μm偏差） |
| 晶圆级测试便利性 | 需边缘耦合夹具/划片后测试 | 天生适合垂直探针台测试 |
| 工艺复杂度 | 高（需三维加工+芯片端面处理） | 中（平面工艺即可实现） |
| 主要应用场景 | CPO、相干通信、多通道阵列互连 | 芯片研发测试、短距离非相干互连 |
数据说明：量产水平数据为基于GF 45CLO PDK（边缘耦合器）和imec iSiPP50G PDK（光栅耦合器，2022年版）中标注的典型值，以及与多篇OFC 2022-2023封装专题论文中工厂测试数据的对比。实验室最优值与量产水平之间存在0.5-1.5 dB的差距，反映的是制造良率与极端性能之间的折中。
上游
边缘耦合器作为集成在硅光芯片上的标准化IP模块，其上游供应链与传统CMOS半导体制造高度重叠，但在材料和设备层面存在光电子领域的特殊需求：
核心材料
| 材料类别 | 具体产品 | 主要供应商（截至2024年公开信息） | 技术规格要求 |
|---|---|---|---|
| SOI晶圆 | 220 nm顶硅/2 μm BOX层 SOI | Soitec（法国，占全球SOI供应约65%份额，2023年营收9.78亿欧元）、信越化学（日本）、上海新傲科技（国内主要替代） | Si层厚度均匀性<±2 nm，晶体缺陷密度<10^2/cm² |
| SiN薄膜 | 用于多层波导的氮化硅 | 国产PECVD设备（中微公司供应商） | 膜厚400-800 nm，折射率1.95-2.05，应力<100 MPa |
| 特种光纤 | 保偏光纤、多芯光纤环形阵列（FAU） | Corning（美国，SMF-28 Ultra成为行业标准）、Fujikura（日本，特种FAU领先）、长飞光纤（国内主要供应商） | 模场直径公差<±0.5 μm，纤芯间距精度<±1 μm（阵列） |
关键设备
| 设备类型 | 用途 | 主要供应商 | 设备要求 |
|---|---|---|---|
| 深硅刻蚀机 | 三维锥形结构的Bosch工艺刻蚀 | Lam Research（美国）、应用材料（美国）、中微公司（国产替代，2023年刻蚀设备市占率约20%） | Si刻蚀速率>3 μm/min，侧壁垂直度>89°，粗糙度<5 nm（RMS） |
| 电子束光刻机 | 亚波长光栅结构的高分辨率曝光 | JEOL（日本）、Vistec（德国） | 最小线宽<50 nm，套刻精度<20 nm |
| 光电子封装对准系统 | 光纤与芯片边缘的精密对准 | ficonTEC（德国，全球光电子封装设备市占率第一，2021年行业报告估算约40%）、MRSI Systems（美国）、华卓精科（国内） | 对准精度<0.3 μm（3σ），支持多通道有源对准 |
补充说明：相关设备和材料的2023年市场份额数据来源于Yole Intelligence《Silicon Photonics 2024》报告及中国半导体行业协会公开年报，具体各公司在边缘耦合器专用市场的份额公开资料未见细分披露。
下游
边缘耦合器的下游应用围绕硅光芯片的集成和最终系统部署展开：
光模块制造
这是边缘耦合器最直接的商业化出口。不同速率和应用场景的光模块对耦合器性能的要求存在梯度：
- 数通光模块：400G/800G DR4/FR4采用硅光方案的比例在2023年估计约为15-20%（来源：LightCounting, 2024年1月报告），这一比例在1.6T时代预计将提升至30%以上。边缘耦合器在此类模块中的典型插入损耗预算约为2.5-3.5 dB/通道
- 电信相干光模块：100G-800G相干模块几乎全部采用边缘耦合器方案（Ciena、华为、中兴均在其相干DCO模块中采用硅光技术），耦合器损耗直接影响系统的OSNR容限和传输距离
系统集成与设备
| 下游应用 | 典型产品形态 | 对边缘耦合器的特殊需求 | 代表系统厂商（截至2023年公开信息） |
|---|---|---|---|
| 数据中心交换 | CPO交换机、光互连背板 | 多通道阵列化（16/32通道并行），单通道间距<250 μm | Cisco（2023年发布CPO交换机原型）、Broadcom（Tomahawk 5 + CPO方案）、华为（光互连实验室） |
| 相干光传输 | 400G-1.2T相干线路卡 | 超低PDL（<0.1 dB），保偏耦合 | Ciena（WaveLogic 6）、华为（OptiXtreme平台）、诺基亚（PSE-6s） |
| 激光雷达 | 硅光FMCW LiDAR芯片 | 宽温范围稳定（-40~+85°C），回波损耗<-55 dB | Mobileye（硅光LiDAR方案，Intel提供）、禾赛科技（自研硅光接收芯片）、速腾聚创 |
| 光子计算 | 光子AI加速卡 | 超高密度阵列（>64通道），超低损耗（每面<0.3 dB） | Lightmatter（Envise平台）、Lightelligence（PACE处理器） |
说明：光子计算领域中对边缘耦合器的具体性能和用量，因其属于前瞻性研究阶段，公开披露的产业化数据极为有限，以上信息为基于学术论文和公司公开演示的整理。
受益公司
以下是按产业链环节梳理的、可被视作边缘耦合器技术成熟度提升与硅光市场扩张的受益方（信息来源截至2024年5月公开披露）：
硅光代工厂
边缘耦合器是代工厂PDK的核心IP组件，耦合器性能直接影响代工厂平台的竞争力：
| 公司 | 硅光平台工艺节点 | 边缘耦合器IP情况 | 公开性能指标 |
|---|---|---|---|
| GlobalFoundries | 45CLO (45nm CMOS工艺的硅光平台) | PDK内置三维锥形及光栅耦合器双选项 | 典型1.5 dB/面（含容差裕量，来源：GF 45CLO PDK, 2022） |
| TSMC | N6+ 硅光平台（先进节点） | 多层SiN波导方案，边缘耦合器IP预测为平台核心卖点 | 未公开 |
| imec | iSiPP200/iSiPP50G（研发+MPW） | 三维锥形标准化IP | 1.2 dB/面（MPW典型值，来源：imec MPW开源文档, 2023） |
| Tower Semiconductor | PH18硅光平台（180nm） | 基础边缘耦合器IP | 2.0-2.5 dB/面（平台文档，2022年） |
| 中科院半导体所/IMECAS | 自主SOI硅光工艺线 | 科研+小量产 | 实验室最佳值0.8 dB/面（JLT 2022论文） |
技术设计方
拥有自研硅光平台或深度耦合器设计能力的公司：
- 国际：Intel（自研硅光+CPO平台，边缘耦合器技术未对外授权）、Cisco/Acacia（相干硅光模块自研方案）、Broadcom（Tomahawk + CPO，边缘耦合器技术路径未详）、NVIDIA（收购Mellanox后的硅光团队，2024年GTC提及硅光互连布局）
- 国内上市公司：公开资料显示，亨通光电（旗下的亨通洛克利拥有硅光集成能力）、光迅科技（自研硅光芯片和模块集成）、华工正源（在800G硅光模块中采用边缘耦合器方案）在硅光收发芯片的耦合技术上有布局。具体耦合器设计方案和性能参数属于各公司未单独披露的技术细节
模块与系统集成方
| 公司 | 公开可查的边缘耦合器相关业务 | 2023年光模块业务相关收入 |
|---|---|---|
| 中际旭创 | 800G硅光模块出货，采用边缘耦合器方案集成（技术发布会信息，2023年） | 约87亿元人民币（公司2023年年报） |
| 光迅科技 | 自研硅光芯片+模块一体化，耦合器为自研IP | 约59亿元（光迅科技2023年年报） |
| 新易盛 | 2023年OFC展示基于硅光的800G可插拔模块，耦合方案为外部采购+自有封装 | 约38亿元（新易盛2023年年报） |
| 联特科技 | 专注于多路并行光学互连，边缘耦合器在阵列光纤耦合中应用 | 约12亿元（联特科技2023年年报） |
数据来源说明：上市公司财务数据来自各公司在A股/科创板披露的2023年年度报告；国外公司数据来自SEC（美国证券交易委员会）年报或公司投资者关系网页。业务描述基于公司公开披露，具体边缘耦合器的采购来源和自研比例公开资料未见。
市场规模
边缘耦合器的间接市场
边缘耦合器不形成独立的可交易市场，其经济价值体现在搭载它的硅光芯片和光模块中。因此，从硅光芯片和CPO市场间接推断边缘耦合器的经济规模是可行的方式：
| 市场细分 | 2023年规模估算 | 2028年预测规模 | CAGR | 数据来源 |
|---|---|---|---|---|
| 硅光模块（整体） | 约15-18亿美元 | 约60-80亿美元 | ~28-35% | LightCounting（2024年1月）、Yole Intelligence（2024年4月）综合 |
| 其中：CPO专用硅光引擎 | 约0.55亿美元 | 20-25亿美元 | ~105-130% | LightCounting（2024年1月CPO专题报告） |
| 硅光代工+IP服务 | 约2-3亿美元 | 约12-18亿美元 | ~40% | Yole Intelligence（《Silicon Photonics 2024》） |
说明：以上数据为市场研究机构的估算区间，不同报告因覆盖口径（是否包含非通信应用的硅光芯片）和汇率波动存在差异。CAGR（年复合增长率）均为基于报告数据的计算值。
边缘耦合器所占价值链推算
在硅光芯片的代工成本中，光耦合结构（包含光栅耦合器或边缘耦合器的设计和制造）约占芯片总制造成本的8-15%（根据Yole 2022年硅光价值链分析，此比例为整体光学耦合接口的估算，未单独拆分边缘耦合器）。在光模块的整体成本中：
- 对于CPO光引擎：硅光芯片（含耦合器）成本占比约40-50%（LightCounting, 2023年11月CPO专题）
- 对于可插拔硅光模块：硅光芯片（含耦合器）成本占比约25-35%
结合以上推算，2023年与边缘耦合器直接相关的制造和IP价值（即硅光芯片所附带的耦合器成本份额）估算在1500万-3200万美元区间，2028年有望增长至1.2亿-2.5亿美元。
地区分布
- 硅光模块需求量：北美数据中心运营商（Meta、Google、Amazon、Microsoft）为最大需求方，2023年合计采购全球硅光模块的60%以上（LightCounting, 2024年1月）
- 硅光芯片制造：代工产能集中在北美（GF）和东亚（TSMC、imec合作厂），中国大陆的中科院系工艺线产能占比<5%
- 光模块集成与封装：中国大陆厂商（中际旭创、光迅科技、新易盛等）合计占全球硅光模块产能的约35-40%（来源：LightCounting 2023年度市场分额报告）
玩家对比
由于边缘耦合器由各厂商内部集成而不独立公开披露性能指标，无法提供精确的竞品对比表。以下基于公开论文、PDK数据和技术发布会信息，列出行业内的技术能力梯度：
技术能力梯度划分
第一梯队（实验室<0.5 dB/面，量产<1.0 dB/面）： 属于此梯队的厂商公开指标极少，行业常将Intel、Cisco/Acacia归入此列，但其确切量产良率和实际封装耦合损耗为商业机密。
第二梯队（实验室0.5-1.0 dB/面，量产1.0-2.0 dB/面）：
- imec：MPW服务的标准化边缘耦合器公开典型值为1.2 dB/面
- 中科院半导体所：2022年论文报告实验室最佳值0.8 dB/面，1 dB对准容差±2.0 μm
- GF 45CLO：PDK标注典型值1.5 dB/面（含容差裕量，此值偏保守）
第三梯队（量产~2.0-3.0 dB/面）：
- 国内部分Fabless公司获取GF或TSMC平台的PDK后，在第三方设计流片中实现的边缘耦合器实际损耗多落在此区间（基于2022-2023年国内光通信会议公开演示稿中的测试数据）
技术指标对比（仅基于公开来源）
| 机构/平台 | 报告损耗 | 数据来源与年份 | 备注 |
|---|---|---|---|
| Intel硅光平台 | 0.5 dB/面 | OFC 2021 Intel技术演示 | 实验室值，含封装；量产数据未公开 |
| Acacia（Cisco） | <1.0 dB/面 | 2022 Cisco投资者日 | 为相干模块系统级损耗预算，非耦合器独立数据 |
| imec iSiPP200 | 1.2 dB/面 | imec MPW技术文档 V2.3 (2023年) | MPW标准单元典型值 |
| 中科院半导体所 | 0.8 dB/面 | JLT, Vol. 40, Issue 5, 2022 | 论文数据，具体工艺窗口未说明 |
| GF 45CLO | 1.5 dB/面 | GF 45CLO PDK Datasheet V2.4 (2022年) | 含工艺容差裕量的保守标注 |
| Tower PH18 | 2.0~2.5 dB/面 | Tower PH18平台公开文档 (2022年) | 面向低成本应用的基础IP |
重要说明：不同来源的损耗数据在测试条件、是否包含封装误差、是否计入端面反射和光纤端面污染等方面存在差异，不宜直接横向对标。此外，耦合器性能与整体链路性能（如实际光模块的发射光功率和接收灵敏度）之间，还受到激光器效率、调制器损耗、光纤端面洁净度等众多中介变量的影响。
风险
技术风险
-
封装对准良率瓶颈：边缘耦合器的1 dB对准容差通常在±1.5 μm量级，而CPO场景中的多通道阵列对准要求所有16或32个通道同时满足这一容差，这对封装设备的精度、稳定性和速度提出了极高要求。单通道耦合良率90%时，16通道的并联良率仅为18.5%，这意味着量产中将面临巨大的成本压力。ficonTEC等设备厂商虽已推出新一代多通道有源对准系统（2023年），但公开的通道一致性数据仍有限。
-
端面处理与长期可靠性：芯片边缘的切割和抛光质量直接影响耦合器端面状态。划片过程中的微裂隙可能在温度循环（-40~+85°C）中扩展，导致长期可靠性问题。Telcordia（电信设备可靠性标准）对光学端面失效的要求是<0.2% FIT（失效率单位），但业界针对边缘耦合器端面的专项可靠性数据公开资料未见。
-
与CPO多芯片集成工艺的匹配：CPO封装涉及2.5D/3D异构集成，光子芯片在此过程中需经历多次高温回流（>250°C）。临时键合/解键合流程对于光芯片端面的保护（防污染、防损伤）是尚未有公开解决方安的重大课题。
产业与竞争风险
-
垂直光栅耦合器的竞争：在特定场景（短距离板级互连、低成本应用），垂直光栅耦合器因其可晶圆级测试和不需要端面处理的优势，仍可能是竞争力较强的备选技术。若光栅耦合器的带宽瓶颈被突破或系统容忍了其带宽限制，边缘耦合器的战略地位可能局部被侵蚀。
-
硅光代工平台锁定效应：代工厂的PDK通常将边缘耦合器作为黑盒IP提供，Fabless设计公司难以跨平台移植设计。这导致设计公司一旦选定代工平台便深度绑定，议价能力受限，供应的地域集中度（GF/TSMC为主）也构成供应链风险。
-
标准缺失与互操作性风险：目前行业缺乏对边缘耦合器模场尺寸、工作距离等接口参数的统一标准。不同光纤跳线/连接器提供商与不同硅光引擎之间可能形成事实标准割据，互操作性问题可能延缓CPO多供应商生态的形成。
误读纠偏
误读一：“边缘耦合器已经过时，未来都是垂直耦合器的天下”
纠偏：这是对技术路线选择逻辑的简化。垂直光栅耦合器在对带宽要求不高、但必须实现低成本晶圆级测试和简易封装的场景中，确实保留了独特的实用价值。但相干通信、激光雷达、人工智能光互连等对超低损耗、超宽带宽（尤其是覆盖O波段的粗波分复用场景）、超低偏振相关损耗（PDL）有严格要求的应用场景，边缘耦合器仍然是不可替代的。两者是互补共存的关系，各占据不同的应用生态位，用一个取代另一个的说法如同“卡车取代自行车”一样不恰当——它们在不同场景中各有优势。
误读二：“耦合效率只取决于耦合器本身的设计”
纠偏：这是一个忽略“系统级”的过度简化的认识。最终的耦合效率由以下因素共同决定：耦合器的几何设计（理论上限）→ 制造工艺偏差（是否达到设计值）→ 光纤模场匹配（光纤的MFD公差）→ 对准精度（±微米量级）→ 端面质量与洁净度（10 nm量级的端面污染即可引入0.1 dB级损耗）→ 折射率匹配胶的特性与涂覆工艺。评估任何一家公司在耦合技术上的能力，都应该看其从设计到封装的垂直整合水平，而非仅仅看仿真或实验室测试的单个最优值。
误读三：“边缘耦合器必须与光纤直接对接”
纠偏：在实际产业化（尤其是CPO）中，通常会在光纤与芯片边缘之间插入一个或多个模场转换器（Spot-Size Converter）。这些转换器可以集成在光纤端头（称为lensed fiber或模式放大光纤段），也可以是独立的微透镜阵列。其作用是将光纤输出光束的束腰压缩/扩展到与边缘耦合器更匹配的尺寸，从而放大对准容差（通常可将1 dB容差从±1.5 μm扩展至±3 μm以上）。这并不改变边缘耦合器本身应遵循的绝热模式演化物理规律，但它改变了整个链路的设计约束。
误读四：“耦合损耗越低一定越好”
纠偏：在系统工程层面，过度追求极致低损耗（如<0.3 dB/面）会付出代价——锥形长度可能需要从300 μm增加到2000 μm以上，芯片面积增大近7倍，单晶圆的产出芯片数量按比例减少，制造成本显著上升（以一个12英寸SOI晶圆6000美元成本估计，面积增大带来的成本可能增加8-10美元/芯片）。对于链路总预算而言，将0.5 dB的耦合器损耗进一步降低到0.2 dB，对系统OSNR的改善仅相当于将光纤长度缩短约1公里。在多数应用场景中，封装良率、一致性、工作带宽和成本是比极端损耗值更值得关注的参数。
最新事件（截至2024年5月）
2024年
- 3月，OFC 2024（美国圣迭戈）：本次OFC会议设有一个关于“Advanced Fiber-to-Chip Coupling for CPO”的专题研讨会。会上多家机构展示了最新的边缘耦合器成果：imec报告了在其iSiPP200平台上实现SiN-Si双层锥形耦合器、在O波段实现0.9 dB/面损耗的工作（来源：OFC 2024 Technical Digest）；Lumentum（美国）演示了用于1.6T可插拔模块的多通道边缘耦合器阵列，通道间距低至127 μm（来源：OFC 2024工业论坛现场报告）；华为（加拿大研究所）展示了基于亚波长光栅辅助的边缘耦合器，在1260-1360 nm范围实现<1.2 dB/面、PDL<0.15 dB的性能（来源：OFC 2024收录论文）
- 1月，LightCounting发布2024年度光模块预测：指出800G硅光模块（采用边缘耦合器方案为主）的出货量在2023年下半年大幅增长，全年总计超过100万只，中际旭创、Coherent（原II-VI）为份额较大的供应商。报告同时上调了对1.6T硅光模块的2025年出货量预测，由40万只上修至60万只。
2023年
- 9月，Intel发布下一代CPO平台代号“Optical I/O Gen 2”：在Intel Innovation 2023大会上，英特尔展示了将集成边缘耦合器、微环调制器和光电探测器的硅光引擎，目标带宽密度达到5.12 Tbps/mm（来源：Intel投资者演示材料，2023年9月）。批量交付时间表和技术规格未公开。
- 6月，中际旭创在800G硅光模块量产公告：公司宣布采用自研硅光引擎的800G DR8模块通过客户认证并进入批量交付，其中采用了边缘耦合器与微透镜光纤阵列的联合封装方案（来源：中际旭创2023年6月投资者关系公告）。
- 3月，Cisco投资者日披露：Cisco预计CPO将在2025-2026年进入其高端数据中心交换机产品线，光引擎供应商为已收购的Acacia，Acacia的硅光平台集成自研的三维锥形边缘耦合器（来源：Cisco 2023 Investor Day Presentation, Webcast录制）。
跟踪指标
以下指标可用于长期跟踪边缘耦合器技术及产业化进展，指标选取依据公开可得性与行业通用性：
技术指标（跟踪频率：每年OFC/ECOC会议周期）
- OFC/ECOC上公开的最佳边缘耦合器损耗：按“实验室最优值”+“量产典型值”两个口径分别跟踪。可从IEEE Xplore、OSA Publishing的会议论文集检索。
- 主流硅光代工厂PDK版本更新：重点关注GF（每年约更新1-2次PDK版本）、TSMC硅光（首次正式版PDK发布时间未知）公布的典型耦合器损耗的变化趋势。
- 主流光模块厂商发布的800G/1.6T模块功耗与发射光功率指标：耦合器损耗是隐含在这些系统级指标中的关键子项。可从各公司数据手册和测试报告中比较不同方案的实际输出光功率水准。
产业指标（跟踪频率：季度/半年）
- 硅光模块出货量：LightCounting按季度/半年发布的以太网光模块出货量报告中，会给出采用硅光方案的比例。800G以上速率硅光渗透率的提升，是边缘耦合器使用量的直接代理变量。
- CPO生态合作/采购公告：关注主要交换芯片厂商（Broadcom、Intel、NVIDIA/Mellanox、Marvell）与CPO光引擎供应商之间的合作关系公开披露，这是边缘耦合器从“IP”进入“量产流水线”的前置信号。
- 光电子封装设备龙头（ficonTEC，2024年被ASM Pacific Technology收购）的季度营收：精密对准封装设备的销售增长是下游扩产的先行指标。ASM Pacific Technology财报中ficonTEC部门的营收可作为观察窗口（上市地：香港联交所，股票代码0522）
供应链指标（跟踪频率：半年/年度）
- SOI晶圆供应商（Soitec）高规格产品线营收：Soitec的200 mm和300 mm Photonics-SOI产品线营收（年度财务报告附注中披露），反映硅光制造的总体景气度。
- 国内硅光MPW流片频次与参与者数量：中科院微电子所、上海微系统所等机构公开的MPW流片排期与用户数量（通常见于研究所年度工作报告或公众科学日展示），可间接反映国内Fabless对硅光技术的采用节奏。
信源
本概念页所引用的核心信息来源按类型整理如下：
学术会议与期刊
- Optical Fiber Communication Conference (OFC), 2021-2024年技术文摘及论文，OSA/IEEE
- European Conference on Optical Communication (ECOC), 2022-2023年技术文摘，IEEE
- Journal of Lightwave Technology (JLT)，IEEE
- Optics Express / Optics Letters，Optica Publishing Group
市场研究机构报告
- LightCounting《Inside Data Center Optics》《CPO Forecast》系列，2023-2024年发布的多期报告
- Yole Intelligence（现Yole Group）《Silicon Photonics 2024》《Co-Packaged Optics for Data Centers 2023》
- Cignal AI《Optical Components Market Outlook》，2023年
行业技术与PDK文档
- GlobalFoundries 45CLO Process Design Kit Documentation, Version 2.4, 2022年
- imec iSiPP200/iSiPP50G MPW Technology Documentation, V2.3, 2023年
- Tower Semiconductor PH18 Silicon Photonics Platform Brief, 2022年
厂商公开信息
- Intel硅光平台技术白皮书（2022年）、Intel Innovation 2023投资者演示材料
- Cisco 2022/2023 Investor Day Webcast及Presentation
- 中际旭创2023年年度报告及投资者关系公告（深交所）
- 光迅科技2023年年度报告（深交所）
- 新易盛2023年年度报告（深交所）
- 联特科技2023年年度报告（深交所）
- Soitec 2023-2024年度财务报告（泛欧交易所）
- ASM Pacific Technology 2023年年度报告（香港联交所）
补充说明
本文中的市场规模推算、价值链拆分和公司定性信息均基于上述公开来源的整理与分析，推断结论存在因数据口径差异、行业动态变化或信息来源局限性导致的偏差。文中标注“公开资料未见”之处，表示在本文撰写截止日期（2024年5月）前的上述信源及相关企业公开披露中未检索到对应数据或明确信息。边缘耦合器的具体设计参数、量产良率和实际耦合损耗属于各厂商的核心工艺机密，本文所有相关数值均为公开论文或PDK中的典型/最优数据，不代表厂商实际的出货产品性能。