邊緣耦合器（Edge Coupler）
3 秒看懂
邊緣耦合器是光子晶片與外部光纖之間實現光訊號高效匯入/匯出的“物理橋樑”。它位於晶片的邊緣（截面），將光從模場較大的光纖平滑地耦合進奈米尺度的晶片波導中，核心優勢是寬頻寬和低偏振敏感性。當前行業頂尖水平可將單面耦合損耗控制在0.5 dB以下（含封裝誤差），是實現光電共封裝商業化的關鍵介面技術。
3 分鐘產業解釋
在AI算力對頻寬和能效的需求爆炸式增長下，光電共封裝（CPO） 被視為下一代資料中心互連的關鍵技術。傳統可插拔光模組的訊號在PCB上走線時已觸及物理極限——800G時代單通道112Gbps電訊號在PCB上的損耗嚴重製約了傳輸距離。而CPO將光引擎與交換ASIC共同封裝在同一個基板上，大幅縮短了電訊號的傳輸路徑，但隨之而來的核心挑戰之一，就是如何將光訊號從外部的光纖高效、低損耗地連線到封裝在晶片旁邊的矽光引擎上。
邊緣耦合器就是解決這個“最後一釐米”問題的核心光學介面。它相當於給晶片裝上了一個標準化、高效能的“光插頭”——沒有它，再先進的雷射器、調變器、探測器都無法與外界高效通訊。它的效能直接決定了整個光模組的插入損耗、頻寬和生產良率，是光子整合迴路從實驗室走向量產工業品的關鍵一環。
據LightCounting資料，2023年全球CPO市場規模尚處於萌芽期（約5500萬美元），預計到2027年將突破20億美元，年複合增長率約為147%。而邊緣耦合器作為CPO的核心介面技術，其技術成熟度與供應能力直接制約著這一增長曲線的斜率。
技術原理
核心物理機制：絕熱模式演化
邊緣耦合器的核心工作原理是絕熱模式演化。當光波導的特徵尺寸沿傳播方向變化足夠緩慢時，輸入光基模能夠絕熱地演化成輸出波導的基模，而不會激發能量洩漏到輻射模或高階模中。這一過程的物理基礎是模式轉換效率函式：
模式間的耦合程度與模式傳播常數之差成反比。當錐形波導的錐角足夠小（即變化足夠緩慢），基模始終“跟得上”波導結構的變化，從而實現近乎無損耗的模式壓縮。
以最常見的三維錐形波導為例，其結構示意如下：
光纖 (MFD ~10 μm)
|
V
+---------------------+
| | <-- 晶片邊緣截面
| +-------------+ |
| | 錐形波導 | | --> 模式緩慢壓縮
| | (3D Taper) | | 長度L通常>300μm
| +------+-------+ |
| | |
+----------|-----------+
|
V
晶片波導 (MFD ~0.5 μm)
關鍵維度：錐形長度 (L)，尖端寬度 (W_tip)
錐角 = arctan((W_in - W_tip)/L)二維錐形與三維錐形的對比
二維錐形僅在水平方向進行波導寬度的漸變，工藝實現相對簡單，但在垂直方向上模式仍然失配，耦合效率通常受限於2-3 dB的額外損耗。三維錐形則在水平和垂直兩個方向上同時漸變，通過雙刻蝕工藝（Double-Etch）實現，是當前主流的高效能方案。Intel在2021年OFC會議上報告的邊緣耦合器方案即採用了三維錐形+二次刻蝕工藝，實驗室條件下實現0.5 dB/面的耦合損耗（來源：Intel矽光平台技術白皮書，2022年）。
關鍵設計引數與物理機制
- 錐形長度：決定了模式演化的“緩急程度”。長度為300-2000 μm的錐形耦合器，每100 μm的長度增加約降低0.1-0.2 dB的損耗，但過度延長則會侵佔寶貴的晶片面積。行業通常在300-500 μm的區間平衡損耗與尺寸。
- 尖端寬度：耦合器面向光纖一端的寬度應儘量匹配光纖模場，但同時要兼顧製造良率。尖端寬度通常在3-8 μm之間，過窄（<2 μm）導致製造良率急劇下降。
- 材料平台限制：在SOI（絕緣體上矽）平台上，220 nm的頂矽厚度限制了單刻蝕工藝下的垂直模式匹配能力；SiN平台（氮化矽厚度可達400-800 nm）因折射率對比度較低，天然具有更好的模場匹配條件，但其波導彎曲半徑較大，影響了整合密度。
關鍵引數
邊緣耦合器的效能由多個相互關聯的引數共同決定，以下引數定義均假設在1550 nm波長、標準單模光纖（SMF-28）輸入條件下：
| 引數名稱 | 定義 | 行業標杆水平 | 測試標準 |
|---|---|---|---|
| 耦合損耗 | 光纖到晶片的單面插入損耗 | <0.5 dB/面（含封裝，OFC 2023最佳報告） | 截斷法/對接法 |
| 工作頻寬 | 耦合損耗變化0.5 dB的波長範圍 | 120 nm（覆蓋O+C+L波段） | 寬頻光源+光譜儀 |
| 偏振相關損耗 | TE與TM模式的耦合損耗差值 | <0.2 dB（三維錐形方案） | 偏振控制器+功率計 |
| 回波損耗 | 反射光強度與入射光強度之比 | <-40 dB（帶抗反射塗層可<-55 dB） | 光時域反射計 |
| 1 dB對準容差 | 耦合損耗增加1 dB的位置偏差範圍 | ±1.5 μm（水平），±2.0 μm（垂直） | 精密六軸位移臺 |
| 截面積/間距 | 耦合器在晶片邊緣的橫向尺寸 | <25 μm間距（陣列化方案） | 顯微測量 |
說明：以上”行業標杆水平”資料綜合自2021-2023年OFC（光纖通訊會議）和ECOC（歐洲光通訊會議）公開論文，具體廠商量產資料及良率屬商業機密，公開資料未見揭露。
技術路線
路線一：三維錐形波導（主流路線）
技術方案：通過雙刻蝕工藝在水平和垂直方向同時漸變波導橫截面。第一步深矽刻蝕形成脊形波導的主體結構，第二步淺刻蝕實現垂直方向的漸變。
代表廠商/機構：
- 中科院半導體所：2022年在JLT期刊報告了基於標準SOI工藝、雙刻蝕深度的三維錐形方案，實驗室損耗0.8 dB/面，1 dB對準容差±2.0 μm（來源：JLT, Vol. 40, Issue 5, 2022）
- imec：比利時微電子研究中心在其矽光MPW（多專案晶圓）服務中提供標準化的三維錐形邊緣耦合器IP，公開技術文件（2023年V2.3版）標註典型損耗1.2 dB/面
- GlobalFoundries：在其45CLO矽光平台中整合三維錐形方案，PDK中標註的典型耦合損耗為1.5 dB/面（含封裝容差裕量，來源：GF 45CLO PDK Datasheet, Version 2.4, 2022）
優勢：整合度高、與標準CMOS工藝相容、可實現超低損耗 劣勢：對雙刻蝕對準精度要求高，±50 nm的套刻誤差即會引入可觀測的損耗劣化
路線二：亞波長光柵輔助耦合
技術方案：在耦合器尖端區域引入亞波長光柵結構，通過亞波長週期結構的等效折射率工程，實現更平緩的模式轉換。該路線可提供更好的工藝容差。
代表廠商/機構：
- 加拿大國家研究院：在SiN-Si混合整合平台上開發了亞波長光柵邊緣耦合器，2021年報告的1 dB對準容差達到±3.0 μm（來源：Optics Express, Vol. 29, Issue 12, 2021）
- Luceda Photonics：在其IPKISS設計工具中提供亞波長光柵邊緣耦合器的標準化設計模板，典型損耗目標設定為1.0 dB/面
優勢：工藝容差顯著優於三維錐形，適合高良率量產需求 劣勢：光柵週期結構對製造中的最小特徵尺寸要求高（通常<100 nm），需電子束光刻或先進DUV工藝
路線三：多層波導垂直耦合（新興路線）
技術方案：利用SiN-on-SOI或Poly-Si等多層波導堆疊，通過層間耦合實現垂直方向的模式匹配，降低對刻蝕精度的依賴。
代表廠商/機構：
- Intel：其2022年揭露的CPO引擎採用了多層波導整合方案，但具體損耗資料和工藝細節未公開（來源：Intel Labs Day 2022技術演講）
- TSMC N6+矽光工藝：台積電在2023年OFC上首次透露其先進矽光平台支援多層SiN波導，但邊緣耦合器的量產指標未揭露（來源：OFC 2023工業論壇簡報）
優勢：垂直模式匹配理論上可接近完美，工藝容差可能更高 劣勢：多層沉積增加了製造成本和週期，技術成熟度相對較低
邊緣耦合器與垂直光柵耦合器對比
此對比表聚焦於實際產業化指標的差異：
| 特性 | 邊緣耦合器 | 垂直光柵耦合器 |
|---|---|---|
| 耦合位置 | 晶片邊緣截面 | 晶片表面（垂直入射） |
| 典型頻寬 | 很寬（>100 nm） | 窄（通常<40 nm） |
| 偏振敏感性 | 低（PDL<0.2 dB） | 高（PDL通常1-3 dB） |
| 耦合損耗（含封裝） | <1.5 dB/面（量產水平） | 3-5 dB/面（量產水平） |
| 對準容差 | 較小（需精密有源對準） | 較大（可容忍±5 μm偏差） |
| 晶圓級測試便利性 | 需邊緣耦合夾具/劃片後測試 | 天生適合垂直探針臺測試 |
| 工藝複雜度 | 高（需三維加工+晶片端面處理） | 中（平面工藝即可實現） |
| 主要應用場景 | CPO、相干通訊、多通道陣列互連 | 晶片研發測試、短距離非相干互連 |
資料說明：量產水平資料為基於GF 45CLO PDK（邊緣耦合器）和imec iSiPP50G PDK（光柵耦合器，2022年版）中標註的典型值，以及與多篇OFC 2022-2023封裝專題論文中工廠測試資料的對比。實驗室最優值與量產水平之間存在0.5-1.5 dB的差距，反映的是製造良率與極端效能之間的折中。
上游
邊緣耦合器作為整合在矽光晶片上的標準化IP模組，其上游供應鏈與傳統CMOS半導體制造高度重疊，但在材料和裝置層面存在光電子領域的特殊需求：
核心材料
| 材料類別 | 具體產品 | 主要供應商（截至2024年公開資訊） | 技術規格要求 |
|---|---|---|---|
| SOI晶圓 | 220 nm頂矽/2 μm BOX層 SOI | Soitec（法國，佔全球SOI供應約65%份額，2023年營收9.78億歐元）、信越化學（日本）、上海新傲科技（國內主要替代） | Si層厚度均勻性<±2 nm，晶體缺陷密度<10^2/cm² |
| SiN薄膜 | 用於多層波導的氮化矽 | 國產PECVD裝置（中微公司供應商） | 膜厚400-800 nm，折射率1.95-2.05，應力<100 MPa |
| 特種光纖 | 保偏光纖、多芯光纖環形陣列（FAU） | Corning（美國，SMF-28 Ultra成為行業標準）、Fujikura（日本，特種FAU領先）、長飛光纖（國內主要供應商） | 模場直徑公差<±0.5 μm，纖芯間距精度<±1 μm（陣列） |
關鍵裝置
| 裝置型別 | 用途 | 主要供應商 | 裝置要求 |
|---|---|---|---|
| 深矽刻蝕機 | 三維錐形結構的Bosch工藝刻蝕 | Lam Research（美國）、應用材料（美國）、中微公司（國產替代，2023年刻蝕裝置市佔率約20%） | Si刻蝕速率>3 μm/min，側壁垂直度>89°，粗糙度<5 nm（RMS） |
| 電子束光刻機 | 亞波長光柵結構的高解析度曝光 | JEOL（日本）、Vistec（德國） | 最小線寬<50 nm，套刻精度<20 nm |
| 光電子封裝對準系統 | 光纖與晶片邊緣的精密對準 | ficonTEC（德國，全球光電子封裝裝置市佔率第一，2021年行業報告估算約40%）、MRSI Systems（美國）、華卓精科（國內） | 對準精度<0.3 μm（3σ），支援多通道有源對準 |
補充說明：相關裝置和材料的2023年市場份額資料來源於Yole Intelligence《Silicon Photonics 2024》報告及中國半導體行業協會公開年報，具體各公司在邊緣耦合器專用市場的份額公開資料未見細分揭露。
下游
邊緣耦合器的下游應用圍繞矽光晶片的整合和最終系統部署展開：
光模組製造
這是邊緣耦合器最直接的商業化出口。不同速率和應用場景的光模組對耦合器效能的要求存在梯度：
- 數通光模組：400G/800G DR4/FR4採用矽光方案的比例在2023年估計約為15-20%（來源：LightCounting, 2024年1月報告），這一比例在1.6T時代預計將提升至30%以上。邊緣耦合器在此類模組中的典型插入損耗預算約為2.5-3.5 dB/通道
- 電信相干光模組：100G-800G相干模組幾乎全部採用邊緣耦合器方案（Ciena、華為、中興均在其相干DCO模組中採用矽光技術），耦合器損耗直接影響系統的OSNR容限和傳輸距離
系統整合與裝置
| 下游應用 | 典型產品形態 | 對邊緣耦合器的特殊需求 | 代表系統廠商（截至2023年公開資訊） |
|---|---|---|---|
| 資料中心交換 | CPO交換器、光互連背板 | 多通道陣列化（16/32通道並行），單通道間距<250 μm | Cisco（2023年釋出CPO交換器原型）、Broadcom（Tomahawk 5 + CPO方案）、華為（光互連實驗室） |
| 相干光傳輸 | 400G-1.2T相干線路卡 | 超低PDL（<0.1 dB），保偏耦合 | Ciena（WaveLogic 6）、華為（OptiXtreme平台）、諾基亞（PSE-6s） |
| 雷射雷達 | 矽光FMCW LiDAR晶片 | 寬溫範圍穩定（-40~+85°C），回波損耗<-55 dB | Mobileye（矽光LiDAR方案，Intel提供）、禾賽科技（自研矽光接收晶片）、速騰聚創 |
| 光子計算 | 光子AI加速卡 | 超高密度陣列（>64通道），超低損耗（每面<0.3 dB） | Lightmatter（Envise平台）、Lightelligence（PACE處理器） |
說明：光子計算領域中對邊緣耦合器的具體效能和用量，因其屬於前瞻性研究階段，公開揭露的產業化資料極為有限，以上資訊為基於學術論文和公司公開演示的整理。
受益公司
以下是按產業鏈環節梳理的、可被視作邊緣耦合器技術成熟度提升與矽光市場擴張的受益方（資訊來源截至2024年5月公開揭露）：
矽光代工廠
邊緣耦合器是代工廠PDK的核心IP元件，耦合器效能直接影響代工廠平台的競爭力：
| 公司 | 矽光平台工藝節點 | 邊緣耦合器IP情況 | 公開效能指標 |
|---|---|---|---|
| GlobalFoundries | 45CLO (45nm CMOS工藝的矽光平台) | PDK內建三維錐形及光柵耦合器雙選項 | 典型1.5 dB/面（含容差裕量，來源：GF 45CLO PDK, 2022） |
| TSMC | N6+ 矽光平台（先進節點） | 多層SiN波導方案，邊緣耦合器IP預測為平台核心賣點 | 未公開 |
| imec | iSiPP200/iSiPP50G（研發+MPW） | 三維錐形標準化IP | 1.2 dB/面（MPW典型值，來源：imec MPW開源文件, 2023） |
| Tower Semiconductor | PH18矽光平台（180nm） | 基礎邊緣耦合器IP | 2.0-2.5 dB/面（平台文件，2022年） |
| 中科院半導體所/IMECAS | 自主SOI矽光工藝線 | 科研+小量產 | 實驗室最佳值0.8 dB/面（JLT 2022論文） |
技術設計方
擁有自研矽光平台或深度耦合器設計能力的公司：
- 國際：Intel（自研矽光+CPO平台，邊緣耦合器技術未對外授權）、Cisco/Acacia（相干矽光模組自研方案）、Broadcom（Tomahawk + CPO，邊緣耦合器技術路徑未詳）、NVIDIA（收購Mellanox後的矽光團隊，2024年GTC提及矽光互連版面配置）
- 國內上市公司：公開資料顯示，亨通光電（旗下的亨通洛克利擁有矽光整合能力）、光迅科技（自研矽光晶片和模組整合）、華工正源（在800G矽光模組中採用邊緣耦合器方案）在矽光收發晶片的耦合技術上有版面配置。具體耦合器設計方案和效能引數屬於各公司未單獨揭露的技術細節
模組與系統整合方
| 公司 | 公開可查的邊緣耦合器相關業務 | 2023年光模組業務相關營收 |
|---|---|---|
| 中際旭創 | 800G矽光模組出貨，採用邊緣耦合器方案整合（技術釋出會資訊，2023年） | 約87億元人民幣（公司2023年年報） |
| 光迅科技 | 自研矽光晶片+模組一體化，耦合器為自研IP | 約59億元（光迅科技2023年年報） |
| 新易盛 | 2023年OFC展示基於矽光的800G可插拔模組，耦合方案為外部採購+自有封裝 | 約38億元（新易盛2023年年報） |
| 聯特科技 | 專注於多路並行光學互連，邊緣耦合器在陣列光纖耦合中應用 | 約12億元（聯特科技2023年年報） |
資料來源說明：上市公司財務資料來自各公司在A股/科創板揭露的2023年年度報告；國外公司資料來自SEC（美國證券交易委員會）年報或公司投資者關係網頁。業務描述基於公司公開揭露，具體邊緣耦合器的採購來源和自研比例公開資料未見。
市場規模
邊緣耦合器的間接市場
邊緣耦合器不形成獨立的可交易市場，其經濟價值體現在搭載它的矽光晶片和光模組中。因此，從矽光晶片和CPO市場間接推斷邊緣耦合器的經濟規模是可行的方式：
| 市場細分 | 2023年規模估算 | 2028年預測規模 | CAGR | 資料來源 |
|---|---|---|---|---|
| 矽光模組（整體） | 約15-18億美元 | 約60-80億美元 | ~28-35% | LightCounting（2024年1月）、Yole Intelligence（2024年4月）綜合 |
| 其中：CPO專用矽光引擎 | 約0.55億美元 | 20-25億美元 | ~105-130% | LightCounting（2024年1月CPO專題報告） |
| 矽光代工+IP服務 | 約2-3億美元 | 約12-18億美元 | ~40% | Yole Intelligence（《Silicon Photonics 2024》） |
說明：以上資料為市場研究機構的估算區間，不同報告因覆蓋口徑（是否包含非通訊應用的矽光晶片）和匯率波動存在差異。CAGR（年複合增長率）均為基於報告資料的計算值。
邊緣耦合器所佔價值鏈推算
在矽光晶片的代工成本中，光耦合結構（包含光柵耦合器或邊緣耦合器的設計和製造）約佔晶片總製造成本的8-15%（根據Yole 2022年矽光價值鏈分析，此比例為整體光學耦合介面的估算，未單獨拆分邊緣耦合器）。在光模組的整體成本中：
- 對於CPO光引擎：矽光晶片（含耦合器）成本佔比約40-50%（LightCounting, 2023年11月CPO專題）
- 對於可插拔矽光模組：矽光晶片（含耦合器）成本佔比約25-35%
結合以上推算，2023年與邊緣耦合器直接相關的製造和IP價值（即矽光晶片所附帶的耦合器成本份額）估算在1500萬-3200萬美元區間，2028年有望增長至1.2億-2.5億美元。
地區分佈
- 矽光模組需求量：北美資料中心運營商（Meta、Google、Amazon、Microsoft）為最大需求方，2023年合計採購全球矽光模組的60%以上（LightCounting, 2024年1月）
- 矽光晶片製造：代工產能集中在北美（GF）和東亞（TSMC、imec合作廠），中國大陸的中科院系工藝線產能佔比<5%
- 光模組整合與封裝：中國大陸廠商（中際旭創、光迅科技、新易盛等）合計佔全球矽光模組產能的約35-40%（來源：LightCounting 2023年度市場分額報告）
玩家對比
由於邊緣耦合器由各廠商內部整合而不獨立公開揭露效能指標，無法提供精確的競品對比表。以下基於公開論文、PDK資料和技術釋出會資訊，列出行業內的技術能力梯度：
技術能力梯度劃分
第一梯隊（實驗室<0.5 dB/面，量產<1.0 dB/面）： 屬於此梯隊的廠商公開指標極少，行業常將Intel、Cisco/Acacia歸入此列，但其確切量產良率和實際封裝耦合損耗為商業機密。
第二梯隊（實驗室0.5-1.0 dB/面，量產1.0-2.0 dB/面）：
- imec：MPW服務的標準化邊緣耦合器公開典型值為1.2 dB/面
- 中科院半導體所：2022年論文報告實驗室最佳值0.8 dB/面，1 dB對準容差±2.0 μm
- GF 45CLO：PDK標註典型值1.5 dB/面（含容差裕量，此值偏保守）
第三梯隊（量產~2.0-3.0 dB/面）：
- 國內部分Fabless公司獲取GF或TSMC平台的PDK後，在第三方設計流片中實現的邊緣耦合器實際損耗多落在此區間（基於2022-2023年國內光通訊會議公開演示稿中的測試資料）
技術指標對比（僅基於公開來源）
| 機構/平台 | 報告損耗 | 資料來源與年份 | 備註 |
|---|---|---|---|
| Intel矽光平台 | 0.5 dB/面 | OFC 2021 Intel技術演示 | 實驗室值，含封裝；量產資料未公開 |
| Acacia（Cisco） | <1.0 dB/面 | 2022 Cisco投資者日 | 為相干模組系統級損耗預算，非耦合器獨立資料 |
| imec iSiPP200 | 1.2 dB/面 | imec MPW技術文件 V2.3 (2023年) | MPW標準單元典型值 |
| 中科院半導體所 | 0.8 dB/面 | JLT, Vol. 40, Issue 5, 2022 | 論文資料，具體工藝視窗未說明 |
| GF 45CLO | 1.5 dB/面 | GF 45CLO PDK Datasheet V2.4 (2022年) | 含工藝容差裕量的保守標註 |
| Tower PH18 | 2.0~2.5 dB/面 | Tower PH18平台公開文件 (2022年) | 面向低成本應用的基礎IP |
重要說明：不同來源的損耗資料在測試條件、是否包含封裝誤差、是否計入端面反射和光纖端面汙染等方面存在差異，不宜直接橫向對標。此外，耦合器效能與整體鏈路效能（如實際光模組的發射光功率和接收靈敏度）之間，還受到雷射器效率、調變器損耗、光纖端面潔淨度等眾多中介變數的影響。
風險
技術風險
-
封裝對準良率瓶頸：邊緣耦合器的1 dB對準容差通常在±1.5 μm量級，而CPO場景中的多通道陣列對準要求所有16或32個通道同時滿足這一容差，這對封裝裝置的精度、穩定性和速度提出了極高要求。單通道耦合良率90%時，16通道的並聯良率僅為18.5%，這意味著量產中將面臨巨大的成本壓力。ficonTEC等裝置廠商雖已推出新一代多通道有源對準系統（2023年），但公開的通道一致性資料仍有限。
-
端面處理與長期可靠性：晶片邊緣的切割和拋光質量直接影響耦合器端面狀態。劃片過程中的微裂隙可能在溫度迴圈（-40~+85°C）中擴充套件，導致長期可靠性問題。Telcordia（電信裝置可靠性標準）對光學端面失效的要求是<0.2% FIT（失效率單位），但業界針對邊緣耦合器端面的專項可靠性資料公開資料未見。
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與CPO多晶片整合工藝的匹配：CPO封裝涉及2.5D/3D異構整合，光子晶片在此過程中需經歷多次高溫迴流（>250°C）。臨時鍵合/解鍵合流程對於光晶片端面的保護（防汙染、防損傷）是尚未有公開解決方安的重大課題。
產業與競爭風險
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垂直光柵耦合器的競爭：在特定場景（短距離板級互連、低成本應用），垂直光柵耦合器因其可晶圓級測試和不需要端面處理的優勢，仍可能是競爭力較強的備選技術。若光柵耦合器的頻寬瓶頸被突破或系統容忍了其頻寬限制，邊緣耦合器的戰略地位可能區域性被侵蝕。
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矽光代工平台鎖定效應：代工廠的PDK通常將邊緣耦合器作為黑盒IP提供，Fabless設計公司難以跨平台移植設計。這導致設計公司一旦選定代工平台便深度繫結，議價能力受限，供應的地域集中度（GF/TSMC為主）也構成供應鏈風險。
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標準缺失與互操作性風險：目前行業缺乏對邊緣耦合器模場尺寸、工作距離等介面引數的統一標準。不同光纖跳線/聯結器提供商與不同矽光引擎之間可能形成事實標準割據，互操作性問題可能延緩CPO多供應商生態的形成。
誤讀糾偏
誤讀一：“邊緣耦合器已經過時，未來都是垂直耦合器的天下”
糾偏：這是對技術路線選擇邏輯的簡化。垂直光柵耦合器在對頻寬要求不高、但必須實現低成本晶圓級測試和簡易封裝的場景中，確實保留了獨特的實用價值。但相干通訊、雷射雷達、人工智慧光互連等對超低損耗、超寬頻寬（尤其是覆蓋O波段的粗波長分波多工場景）、超低偏振相關損耗（PDL）有嚴格要求的應用場景，邊緣耦合器仍然是不可替代的。兩者是互補共存的關係，各佔據不同的應用生態位，用一個取代另一個的說法如同“卡車取代腳踏車”一樣不恰當——它們在不同場景中各有優勢。
誤讀二：“耦合效率只取決於耦合器本身的設計”
糾偏：這是一個忽略“系統級”的過度簡化的認識。最終的耦合效率由以下因素共同決定：耦合器的幾何設計（理論上限）→ 製造工藝偏差（是否達到設計值）→ 光纖模場匹配（光纖的MFD公差）→ 對準精度（±微米量級）→ 端面質量與潔淨度（10 nm量級的端面汙染即可引入0.1 dB級損耗）→ 折射率匹配膠的特性與塗覆工藝。評估任何一家公司在耦合技術上的能力，都應該看其從設計到封裝的垂直整合水平，而非僅僅看模擬或實驗室測試的單個最優值。
誤讀三：“邊緣耦合器必須與光纖直接對接”
糾偏：在實際產業化（尤其是CPO）中，通常會在光纖與晶片邊緣之間插入一個或多個模場轉換器（Spot-Size Converter）。這些轉換器可以整合在光纖端頭（稱為lensed fiber或模式放大光纖段），也可以是獨立的微透鏡陣列。其作用是將光纖輸出光束的束腰壓縮/擴充套件到與邊緣耦合器更匹配的尺寸，從而放大對準容差（通常可將1 dB容差從±1.5 μm擴充套件至±3 μm以上）。這並不改變邊緣耦合器本身應遵循的絕熱模式演化物理規律，但它改變了整個鏈路的設計約束。
誤讀四：“耦合損耗越低一定越好”
糾偏：在系統工程層面，過度追求極致低損耗（如<0.3 dB/面）會付出代價——錐形長度可能需要從300 μm增加到2000 μm以上，晶片面積增大近7倍，單晶圓的產出晶片數量按比例減少，製造成本顯著上升（以一個12英寸SOI晶圓6000美元成本估計，面積增大帶來的成本可能增加8-10美元/晶片）。對於鏈路總預算而言，將0.5 dB的耦合器損耗進一步降低到0.2 dB，對系統OSNR的改善僅相當於將光纖長度縮短約1公里。在多數應用場景中，封裝良率、一致性、工作頻寬和成本是比極端損耗值更值得關注的引數。
最新事件（截至2024年5月）
2024年
- 3月，OFC 2024（美國聖迭戈）：本次OFC會議設有一個關於“Advanced Fiber-to-Chip Coupling for CPO”的專題研討會。會上多家機構展示了最新的邊緣耦合器成果：imec報告了在其iSiPP200平台上實現SiN-Si雙層錐形耦合器、在O波段實現0.9 dB/面損耗的工作（來源：OFC 2024 Technical Digest）；Lumentum（美國）演示了用於1.6T可插拔模組的多通道邊緣耦合器陣列，通道間距低至127 μm（來源：OFC 2024工業論壇現場報告）；華為（加拿大研究所）展示了基於亞波長光柵輔助的邊緣耦合器，在1260-1360 nm範圍實現<1.2 dB/面、PDL<0.15 dB的效能（來源：OFC 2024收錄論文）
- 1月，LightCounting釋出2024年度光模組預測：指出800G矽光模組（採用邊緣耦合器方案為主）的出貨量在2023年下半年大幅增長，全年總計超過100萬隻，中際旭創、Coherent（原II-VI）為份額較大的供應商。報告同時上調了對1.6T矽光模組的2025年出貨量預測，由40萬隻上修至60萬隻。
2023年
- 9月，Intel釋出下一代CPO平台代號“Optical I/O Gen 2”：在Intel Innovation 2023大會上，英特爾展示了將整合邊緣耦合器、微環調變器和光電探測器的矽光引擎，目標頻寬密度達到5.12 Tbps/mm（來源：Intel投資者演示材料，2023年9月）。批次交付時間表和技術規格未公開。
- 6月，中際旭創在800G矽光模組量產公告：公司宣佈採用自研矽光引擎的800G DR8模組通過客戶認證並進入批次交付，其中採用了邊緣耦合器與微透鏡光纖陣列的聯合封裝方案（來源：中際旭創2023年6月投資者關係公告）。
- 3月，Cisco投資者日揭露：Cisco預計CPO將在2025-2026年進入其高階資料中心交換器產品線，光引擎供應商為已收購的Acacia，Acacia的矽光平台整合自研的三維錐形邊緣耦合器（來源：Cisco 2023 Investor Day Presentation, Webcast錄製）。
追蹤指標
以下指標可用於長期追蹤邊緣耦合器技術及產業化進展，指標選取依據公開可得性與行業通用性：
技術指標（追蹤頻率：每年OFC/ECOC會議週期）
- OFC/ECOC上公開的最佳邊緣耦合器損耗：按“實驗室最優值”+“量產典型值”兩個口徑分別追蹤。可從IEEE Xplore、OSA Publishing的會議論文集檢索。
- 主流矽光代工廠PDK版本更新：重點關注GF（每年約更新1-2次PDK版本）、TSMC矽光（首次正式版PDK釋出時間未知）公佈的典型耦合器損耗的變化趨勢。
- 主流光模組廠商釋出的800G/1.6T模組功耗與發射光功率指標：耦合器損耗是隱含在這些系統級指標中的關鍵子項。可從各公司資料手冊和測試報告中比較不同方案的實際輸出光功率水準。
產業指標（追蹤頻率：季度/半年）
- 矽光模組出貨量：LightCounting按季度/半年釋出的乙太網路光模組出貨量報告中，會給出採用矽光方案的比例。800G以上速率矽光滲透率的提升，是邊緣耦合器使用量的直接代理變數。
- CPO生態合作/採購公告：關注主要交換晶片廠商（Broadcom、Intel、NVIDIA/Mellanox、Marvell）與CPO光引擎供應商之間的合作關係公開揭露，這是邊緣耦合器從“IP”進入“量產流水線”的前置訊號。
- 光電子封裝裝置龍頭（ficonTEC，2024年被ASM Pacific Technology收購）的季度營收：精密對準封裝裝置的銷售增長是下游擴產的先行指標。ASM Pacific Technology財報中ficonTEC部門的營收可作為觀察視窗（上市地：香港聯交所，股票程式碼0522）
供應鏈指標（追蹤頻率：半年/年度）
- SOI晶圓供應商（Soitec）高規格產品線營收：Soitec的200 mm和300 mm Photonics-SOI產品線營收（年度財務報告附註中揭露），反映矽光製造的總體景氣度。
- 國內矽光MPW流片頻次與參與者數量：中科院微電子所、上海微系統所等機構公開的MPW流片排期與使用者數量（通常見於研究所年度工作報告或公眾科學日展示），可間接反映國內Fabless對矽光技術的採用節奏。
信源
本概念頁所引用的核心資訊來源按型別整理如下：
學術會議與期刊
- Optical Fiber Communication Conference (OFC), 2021-2024年技術文摘及論文，OSA/IEEE
- European Conference on Optical Communication (ECOC), 2022-2023年技術文摘，IEEE
- Journal of Lightwave Technology (JLT)，IEEE
- Optics Express / Optics Letters，Optica Publishing Group
市場研究機構報告
- LightCounting《Inside Data Center Optics》《CPO Forecast》系列，2023-2024年釋出的多期報告
- Yole Intelligence（現Yole Group）《Silicon Photonics 2024》《Co-Packaged Optics for Data Centers 2023》
- Cignal AI《Optical Components Market Outlook》，2023年
行業技術與PDK文件
- GlobalFoundries 45CLO Process Design Kit Documentation, Version 2.4, 2022年
- imec iSiPP200/iSiPP50G MPW Technology Documentation, V2.3, 2023年
- Tower Semiconductor PH18 Silicon Photonics Platform Brief, 2022年
廠商公開資訊
- Intel矽光平台技術白皮書（2022年）、Intel Innovation 2023投資者演示材料
- Cisco 2022/2023 Investor Day Webcast及Presentation
- 中際旭創2023年年度報告及投資者關係公告（深交所）
- 光迅科技2023年年度報告（深交所）
- 新易盛2023年年度報告（深交所）
- 聯特科技2023年年度報告（深交所）
- Soitec 2023-2024年度財務報告（泛歐交易所）
- ASM Pacific Technology 2023年年度報告（香港聯交所）
補充說明
本文中的市場規模推算、價值鏈拆分和公司定性資訊均基於上述公開來源的整理與分析，推斷結論存在因資料口徑差異、行業動態變化或資訊來源侷限性導致的偏差。文中標註“公開資料未見”之處，表示在本文撰寫截止日期（2024年5月）前的上述信源及相關企業公開揭露中未檢索到對應資料或明確資訊。邊緣耦合器的具體設計引數、量產良率和實際耦合損耗屬於各廠商的核心工藝機密，本文所有相關數值均為公開論文或PDK中的典型/最優資料，不代表廠商實際的出貨產品效能。