XSR SerDes

3 秒看懂

XSR SerDes（Extra-Short-Reach Serializer/Deserializer，超短距串行解串器）是一种专门为芯片封装内部设计的极简高速接口物理层（PHY）技术。它的核心任务是在同一块基板上的不同裸片（Die）之间，以极高的带宽和极低的功耗完成海量数据的搬运。

你可以把它理解为“芯片楼内的超高速光纤”。传统 SerDes 是为长距离（跨机柜/跨城市）设计的“城际高铁”，而 XSR 是为厘米级距离（跨楼层）设计的“楼内高速电梯”——去掉了不必要的豪华车厢和冗余动力系统，换来极致的能效和密度。在 Chiplet（芯粒）大时代，一颗芯片被拆成多个负责计算、存储、I/O的小芯粒，XSR 就是将它们“缝合”成一个完整系统的关键粘合剂。

3 分钟产业解释

诞生的产业背景：从“片上系统”到“系统级封装”

半导体产业正经历从单片式 SoC 向异构集成 Chiplet 范式的深刻转变。随着摩尔定律放缓，制造一颗集成了所有功能的大芯片成本飙升，良率暴跌。产业界选择将大芯片解耦为多个功能单一、工艺节点可能不同的小芯片，通过先进封装技术将它们组合在一起。这一转变将一个根本性问题推到台前：这些小芯片之间如何通信？

核心价值：用距离换效率

XSR SerDes 的核心价值在于它做了明确的物理假设和取舍——信道距离极短（通常小于50毫米）、介质近乎无损（硅中介层或高质量有机基板）。这一前提使得困扰传统长距 SerDes 的信号衰减、反射、串扰等问题大幅减弱。因此，XSR 可以大刀阔斧地简化复杂的均衡电路、时钟恢复电路，从而在功耗、面积和延迟三个核心维度上实现数量级的优化。

产业判断与挑战

产业共识是，XSR 并非孤立存在的 IP，其价值深度绑定于 Chiplet 生态的成熟度。它的成败不只看单点物理层技术，更依赖于与上层协议（如 UCIe）、封装基板工艺、布线工具链、甚至散热方案的协同。若封装走线质量、Die 间距离或散热条件未达预期，链路可靠性就会下降，可能被迫“加回”一些冗余电路，从而削弱其独特的能效优势。因此，评价 XSR，本质是在评价一套从 IP 到封装的系统性工程能力。

技术原理

XSR SerDes 的技术架构围绕“因信道简单而极致简化”这一哲学展开，其核心电路模块与传统 SerDes 相比，减法远多于加法。

1. 近乎理想的信道模型

XSR 设计的物理基础是极低损耗的传输信道。在硅中介层或 EMIB（嵌入式多芯片互连桥）等高密度封装环境中，走线长度为毫米级，且介质均匀，信号在传输过程中的高频分量衰减极小，阻抗连续性高。这意味着：

• 插入损耗极低：接收端信号眼图几乎完全张开。
• 反射和串扰可控：极短的物理路径与精密的封装布线技术最小化了信号完整性问题。
• 时钟抖动压力小：信道的确定性抖动和随机抖动远低于板级，降低了对时钟恢复的高要求。

2. 简化的发射与接收均衡

这是 XSR 功耗优势的最大来源。

• 发射端：通常仅需极简的去加重，或甚至完全无均衡。无需使用功耗可观的 FIR 滤波器驱动多阶预加重。
• 接收端：在多数规范定义的最佳信道内，可完全省去连续时间线性均衡器和判决反馈均衡器这些传统 SerDes 中面积和功耗最大的模拟基带模块。接收器可能仅由一个简单的可变增益放大器和采样器组成，极大降低了电路复杂度。

3. 前向时钟与源同步架构

XSR 普遍采用源同步或前向时钟方案，即发送端在发送数据的同时，并行传输一路伴随时钟或周期性训练序列。

• 避免复杂 CDR：接收端不再需要复杂的基于锁相环或相位插值器的时钟数据恢复环来从随机数据流中提取时钟。它直接利用前向时钟来采样数据。
• 极速锁定时间：摆脱了 CDR 的环路锁定过程，链路从省电状态唤醒至正常工作状态的延迟可达纳秒级，这对系统级功耗优化至关重要。
• 降低模拟功耗：移除了 CDR 中的高频压控振荡器和繁复的相位旋转逻辑，进一步压缩了模拟功耗。

4. 信号与布线的定制化

为兼顾带宽密度和抗干扰能力，XSR 在物理实现上提供了灵活性。

• 单端高密度信号：全双工数据路径优先采用单端信号，以最大化每毫米边缘布线密度，目标带宽密度可达数 Tbps/mm。
• 差分对关键保留：对于噪声敏感的时钟、管理控制或基线参考路径，依旧保留传统差分信号，确保鲁棒性。
• 微凸块（μBump）直接互连：物理层设计直接适配最先进的微凸块间距（如 36μm-55μm），作为 Die-to-Die 电气连接界面，使带宽密度和能效达到最优。

关键参数

评价 XSR SerDes 及其 IP 核心竞争力的量化指标，集中体现了其“以距离换效率”的本质。以下参数基于 UCIe 1.0/1.1 标准及主流 IP 供应商公开数据（如 Synopsys 在 2023 年 TSMC 技术研讨会资料）综合得出。

• 能效比（Energy Efficiency）：产业界公认的标杆性参数。UCIe 标准定义了在标准封装上，其 XSR 物理层目标为 ≤0.5 皮焦耳/比特（pJ/bit）；在先进封装（如硅中介层）上，目标为 ≤0.25 pJ/bit。相比之下，传统 PCIe Gen5 或 112G 长距 SerDes 的能效通常在 6-10 pJ/bit。此参数直接决定了 Chiplet 间通信的功耗预算。 （数据来源：UCIe Specification v1.0, 2022；潜在校正：能效与具体工艺节点、数据率、信道质量强相关，不能跨代比较，此处仅为示意。）
• 带宽密度（Bandwidth Density）：衡量“缝合”密度的核心指标。UCIe 标准的 XSR 物理层在标准封装上要求 ≥1.3 太比特/秒/毫米（Tbps/mm），在先进封装上要求 ≥3.0 Tbps/mm。该数字由单通道速率与物理接口的岸线密度共同决定。 （数据来源：UCIe Specification v1.0, 2022；注释：岸线密度指芯片（Die）边缘每毫米所能容纳的有效数据通道数。）
• 单通道速率（Per-Lane Data Rate）：UCIe 采用的 XSR 物理层定义的单通道速率为 4 至 32 GT/s（千兆传输/秒），覆盖了从能效优先到带宽优先的不同应用场景。主流应用中 16 GT/s 是当前（2024年公开可见）平衡能效与设计复杂度的常见选择。
• 最大传输距离（Reach）：定义了其工作边界。XSR 的设计目标是 ≤50mm 的物理走线，通常覆盖于 2D、2.5D 封装内的 Die-to-Die 连接，典型距离在 2mm 至 25mm 之间。这是其区别于中距（MR）和长距（LR）SerDes 的根本物理前提。
• 单向延迟（Unidirectional Latency）：在无重定时和前向纠错设置下，物理层接口延迟目标为 <4 纳秒（ns）。如此之低的延迟对于维护多 Die 系统内的缓存一致性至关重要。

技术路线

XSR SerDes 并非单一技术路径，而是围绕“短距离、高密度、低功耗”这一共同目标形成的多种实现方式的集合。主流路线可从接口标准和电路架构两个维度进行分野。

1. 标准化路线：UCIe 与私有协议并行

• UCIe 标准生态：由 Intel、AMD、Arm、台积电等发起的通用芯粒互连规范，是目前产业界走向标准化的核心力量。它规定了适配不同封装的 PHY（物理层）选项，其中 XSR 即为先进封装内 Die-to-Die 连接的标准物理层。其优势在于多厂商互操作性，构建开放生态。
• 私有或半私有接口：芯片巨头仍大量采用自研优化版本。例如，NVIDIA 的 NVLink-C2C 是其在自家 GPU、CPU 和加速单元间使用的 Die-to-Die 互连，其物理层为 XSR 的定制优化版本，可支持更高带宽和对内存的一致性访问，但不对外兼容。英特尔的 AIB（高级接口总线）是其历史上重要的并行 Die-to-Die 标准，现也在向 UCIe 对齐。这类路线的优势在于深度耦合架构，实现性能最大化。

2. 电路架构路线：串行与并行的权衡

• 高速串行 XSR：即本文核心讨论的技术。使用高速串行链路，每通道差分或单端，通过串化/解串器提升速率。这是 UCIe 先进封装 PHY 的默认形态，优势是极高的带宽密度和灵活的物理布线。
• 并行接口 BlOW：由开放计算项目提出的“Bunch of Wires”是一种并行 Die-to-Die 接口标准。它采用大量相对低速的 CMOS IO，点对点直连。其优势在于设计极其简单，无需复杂的模拟 SerDes 电路，可利用全数字流程进行布局布线，在特定中低带宽场景下具备成本优势。它与 XSR 形成“高密度串行”与“低成本并行”的路线互补，适用于不同封装和系统需求。

当前技术路线趋势是，UCIe 代表的标准化 XSR 串行接口正迅速成为先进封装 Chiplet 的主流选择，而私有接口和 BlOW 则在特定生态或成本极度敏感的领域保持生命力。

上游

XSR SerDes 产业链的上游是支撑其设计、制造与封装的基石资源，主要包括：

• EDA/IP 供应商：这是 XSR 最直接的技术来源和供给方。新思科技是市场上的核心 IP 提供商，其 DesignWare UCIe PHY IP 在 2023 年已实现面向 TSMC、三星、Intel 等先进制程的广泛授权（来源：Synopsys 2023财年年度报告及技术公告）。同时阿尔法波半导体的 Pipehserdes 架构和楷登电子也是关键玩家，它们提供经过硅验证的、合规于 UCIe 标准的 XSR PHY IP 授权。这是整个生态能够运转的“技术图纸”。
• 先进封装与基板技术提供者：台积电的 CoWoS、InFO 技术，英特尔的 EMIB 技术，三星的 I-Cube、X-Cube 等是 XSR 运行的物理载体。这些厂商定义了中介层和基板的材料（硅、有机材料）、走线精度、间距，直接决定了 XSR 信道的电气质量。没有近乎无损的物理信道，XSR 的设计假设就不成立。
• 晶圆代工厂：XSR PHY 作为一个硬核 IP 必须被制造在片上。台积电、三星、英特尔代工服务提供从 5nm、3nm 到更先进节点的制造能力。其工艺设计套件必须与 XSR IP 高度协同，特别是晶体管的高频性能和模拟射频特性，影响着能效比（pJ/bit）和速度的最终实现。

下游

XSR SerDes 产业链的下游，是将其作为“缝合剂”深度整合进自己产品的系统级厂商，覆盖了整个高性能计算领域的核心玩家。

• 数据处理与AI芯片巨头：
  • 英伟达：在其 Grace-Hopper 超级芯片中，通过 NVLink-C2C（即一种 XSR 优化实现）连接 Grace CPU 与 Hopper GPU，实现 900 GB/s 的总带宽，是异构集成的标杆应用（来源：NVIDIA GTC 2022 主题演讲）。
  • AMD：自 Ryzen 处理器开始就是 Chiplet 商业化的先驱。在其最新一代 EPYC 数据中心 CPU 和 MI300 系列 AI 加速器中，大量使用基于 XSR 的 Infinity Fabric 互连将计算 Die、I/O Die 和 HBM 堆栈整合在一起。
  • 英特尔：在 Sapphire Rapids 及后续的至强（Xeon）数据中心处理器中，使用 EMIB 桥接和 XSR 类型的互连，将多个计算芯粒（Tile）拼接成一个逻辑上统一的 CPU。
• 云服务与自研芯片厂商：
  • 亚马逊AWS 的 Graviton 系列、谷歌 的 TPU 系列、微软 的 Maia 系列等自研芯片，在转向 Chiplet 设计时，都是 XSR 技术的潜在深度用户，它们要么直接采购标准 IP，要么与 IP 厂商合作开发定制化物理层接口，以满足自身能效与架构需求。
• 封装与测试产业：下游的最末端是顶级的 OSAT（外包封测）厂商，如日月光投控的 ASE、安靠科技等。它们为没有自有封装厂的芯片设计公司提供先进封装集成服务。它们的量产能力、良率控制和测试方案，是 XSR 技术能否从设计蓝图走向大规模商业化的“最后一公里”。

受益公司

XSR SerDes 的普及驱动了一个从 IP 到封装的全栈价值链，以下公司在 2024-2025 年的产业格局中因此趋势受益。（注：以下列举仅反映产业逻辑与已公开事实，不构成任何投资建议）

• IP 与 EDA 核心供应商（直接获益）：
  • 新思科技 （Synopsys）：通过 DesignWare UCIe PHY IP 的广泛授权，在先进节点的 XSR IP 市场建立了显著的先发优势。公司 2024 财年第一季度报告显示，其 IP 业务营收同比增长强劲，其中接口 IP 是主要驱动力（来源：Synopsys Q1 FY2024 Earnings Release）。
  • 阿尔法波半导体 （Alphawave Semi）：专注于高速连接 IP，其 Pipehserdes 架构是其技术基石，UCIe 和 Die-to-Die IP 是其增长的核心支柱。公司公开数据显示，其在 2023 年已获得多个先进工艺节点下的 Die-to-Die IP 订单。
  • 楷登电子 （Cadence）：作为另一个 EDA 和 IP 巨头，其 Denali UCIe 控制器和 PHY IP 组合是其主要产品线之一，与 Synopsys 构成竞争，共同受益于接口 IP 市场的扩张。
• 先进封装与代工巨头（系统级受益）：
  • 台积电 （TSMC）：其 CoWoS 封装技术是目前承载 XSR 互连的黄金标准。随着 NVIDIA、AMD 等客户对 Chiplet 产品需求激增，CoWoS 产能成为行业瓶颈，台积电在 2023-2024 年间持续宣布大规模扩产计划，其封装业务营收成为重要增长极（来源：TSMC Q4 2023 Earnings Conference Call）。
  • 英特尔 （Intel）：其 EMIB 技术和即将推出的玻璃基板，都是高密度 Die-to-Die 互连的物理基础。随着英特尔代工服务（IFS）承接外部客户和向 Chiplet 架构转型，其芯片级互连能力是其差异化竞争力。
• 应用端平台领导者（产品化受益）：
  • 英伟达（NVIDIA）、AMD（AMD）：作为 Chiplet 架构在 AI 和数据中心芯片领域最成功的实践者，它们是 XSR 技术的最大应用者，通过此项技术巩固其系统级性能和集成度优势。

市场规模

当前缺乏单独命名“XSR SerDes IP”的第三方市场规模报告，其价值通常隐含在高速接口 IP 和大尺寸芯片设计服务市场中。我们可以通过相关联市场进行框算。

• 高速接口 IP 市场：根据 IPnest 发布的《Design IP Report 2023》，有线接口 IP 市场在 2022 年的价值约为 17.3 亿美元，预计在 2027 年将超过 35 亿美元，年复合增长率约为 15%。PCIe、DDR 和 Ethernet/SerDes 是最大的三个品类。Die-to-Die（D2D）互联 IP（以 XSR 为核心物理层）被 IPnest 列为未来几年增长最快的细分市场之一，其预计 2023-2027 年 CAGR 有望超过 50%，至 2027 年市场规模或达 2-3 亿美元级别（来源：IPnest Design IP Report 2023的分类与预测章节，数据为估算）。此数据仅包含 IP 授权费，不包括版税和服务。
• 由应用端反向推导：
  • AI 加速器市场是 XSR 技术的最大驱动力。根据 Gartner 的预测，全球用于 AI 工作负载的半导体营收在 2024 年预计超过 700 亿美元，其中专用芯片（ASIC/ASSP）将占据重要份额（来源：Gartner Press Release, “Gartner Forecasts Worldwide AI Chips Revenue to Reach $71.3 Billion in 2024”, 2024年5月）。
  • 这些高端 AI 芯片中，Chiplet 化设计比例正快速增加。若假设 2024-2025 年有 40%-60% 的高端 AI/数据中心芯片采用多 Die 设计，且其中绝大部分需要 XSR 类 D2D 接口，则可间接感知其作为“关键使能技术”的底层市场容量。根据 IC Insights（现TechInsights）对先进封装市场的统计，2023年全球2.5D/3D封装市场已超百亿美元级别，这是承载 XSR 的物理市场基础。

玩家对比

在以 UCIe 标准 XSR PHY IP 为核心的市场上，主要授权供应商之间的竞争体现在性能、生态锁定和落地速度上。

说明：以上定性对比基于三家公司截至 2024 年中公开的技术白皮书、新闻稿及行业会议展示。具体的能效、面积等细节会因工艺、速率、信道模型不同而有显著差异，客户选择是多维度工程权衡的结果。

风险

XSR SerDes 及其主导的 Chiplet 互联愿景，仍面临技术与商业层面的多重挑战：

• UCIe 标准碎片化风险：虽然 UCIe 正在统一，但巨头仍存在强大的私有协议生态（如 NVLink-C2C）。若市场不能有效地统一到主流标准，多源 IP 互操作性的成本优势将无法兑现，导致市场碎片化，IP 复用性降低。
• 封装依赖与测试瓶颈：XSR 的极简设计 100% 依赖于高精度、高良率的先进封装。若中介层的良率爬坡缓慢、产能受限，或微凸块连接的长期可靠性出现未知问题，整个 Chiplet 架构的根基就会动摇。此外，对多 Die 封装的 KGD（已知良好裸片）测试和封装后系统级测试，成本与复杂性远超传统单芯片。
• 散热与功耗密度困境：将多个高功耗计算 Die 和 I/O Die 集成在极小的封装面积内，会导致热密度急剧升高。XSR 虽然自身功耗低，但它“缝合”的却是一个更大的热源集合。若散热设计无法跟进，将由热管理极限反向封锁性能上限，这是最严峻的系统级物理挑战。
• 技术迭代过快：从 UCIe 1.0 到 1.1，支持的速率翻倍。若标准或巨头自身迭代速度过快，致力于该赛道的跟随者 IP 公司将面临研发投入难以回收的风险，因为每一代产品需要大量的硅验证投入。
• 供应链锁定：目前先进封装产能高度集中于台积电、英特尔等少数厂商，这使得采用其特定 XSR/封装组合的芯片设计公司，事实上被深度锁定在该供应链上，议价能力减弱，且有地缘供应风险。

误读纠偏

误读 1：XSR SerDes 就是 UCIe。

• 纠偏：这是最常见的概念混淆。UCIe 是一个完整的 Die-to-Die 互连协议栈，包含物理层、链路层、适配器和协议层。XSR 只是 UCIe 标准中物理层的一个选项，专用于先进封装超短距离场景。UCIe 规范也包含标准封装用 PHY，以及未来可能的更长距 PHY。可以把 UCIe 理解为“跨国铁路系统规范”，而 XSR 是其中“高铁列车”这一种运载工具的电气规格。

误读 2：用了 XSR 就可以实现任意芯片的自由拼接。

• 纠偏：XSR 解决的是物理连接问题，但芯片间能“听懂”对方，还需要统一的上层协议和系统架构。物理层统一只相当于双方都接了同一条线路，而上至缓存一致性协议、数据传输格式等需要更复杂的逻辑协同。当前从物理层到数据链路层再由 UCIe 或类似规范统一，但上层的适配和协议转化仍需要大量定制设计。

误读 3：XSR 能效无敌，完全不需要考虑功耗。

• 纠偏：XSR 的指标是每比特传输的皮焦尔（pJ/bit）极低，但在 TB/s 级别的总带宽下，物理层总功耗依然是芯片热预算的重要组成部分。例如，即使能效做到了 0.25 pJ/b，1 TB/s 的总带宽就意味着物理层接口总功耗约为 2W。加上协议层逻辑、DRAM 接口等，系统级功耗管理依然挑战严峻。

误读 4：这项技术只存在于论文或实验室。

• 纠偏：完全不是。XSR 或同类技术已在数亿颗消费级和数据中心级芯片中大规模商用。AMD 的每一代锐龙/EPYC 处理器，英伟达的 Grace-Hopper，英特尔的 Sapphire Rapids，甚至部分高端智能手机芯片的封装内互连，都大规模运用了此项技术，是我们每天都在使用的、完全商用化的底层技术。

最新事件

• 2024 年 3 月，新思科技宣布其 UCIe IP 在 Samsung 8nm 工艺上完成硅前演示。展示了更成熟工艺节点上的 UCIe 解决方案，将 Chiplet 设计从最尖端工艺拓宽至更具成本效益的平台。（来源：Synopsys News Release, March 2024）
• 2024 年 4 月，Alphawave Semi 宣布其 3nm UCIe PHY IP 已投片。并公开了在测试芯片上测量的能效数据，低于 0.2 pJ/bit，显示了在工艺微缩下性能指标的持续推进。（来源：Alphawave Semi Press Release, April 2024）
• 2024 年 5 月，台积电在技术研讨会上详解了其下一代 CoWoS 技术路线，目标在 2026 年将中介层面积扩大数倍以承载更大型的 Chiplet 系统，这直接需要更高带宽、更高密度的 XSR 互连支持。
• 2024 年 3 月，UCIe 联盟发布 1.1 版规范。关键更新包括支持从 4 GT/s 到 32 GT/s 更宽泛的速率，并引入了汽车增强功能，为 Chiplet 技术进入车规级高可靠性应用铺路。（来源：UCIe Consortium Press Release, March 2024）

跟踪指标

欲持续跟踪 XSR SerDes 及相关 Chiplet 产业进展，可关注以下先行指标：

1. UCIe 联盟生态健康度：
   • 观察联盟理事会成员与贡献者数量增长。
   • 即插即用（Plug-and-Play）互操作测试活动的举行频率及效果。若多厂商 IP 能在标准基板上成功互连并跑通协议栈，这是生态形成的标志。
2. 先进封装产能及良率：
   • 台积电季度法说会上 CoWoS/InFO 的产能规划与实际收入，这是直接瓶颈。
   • OSAT 厂商（日月光、安靠）关于 2.5D 封装业务的资本开支指引。产能释放速度决定 Chiplet 方案渗透率上限。
3. 头部 IP 厂商的认证/订单公告：
   • 新思科技和阿尔法波等公司会定期发布其在最先进工艺节点（如 3nm及更先进）的 IP 获得硅验证或客户导入的消息。这是技术成熟度和商用进度最直接的信号。
4. 终端产品 Chiplet 化率：
   • 统计最新一代数据中心 CPU、AI GPU/ASIC 中采用多 Die 设计的 SKU 比例。这是市场需求的终极反映。
5. 标准竞争格局演变：
   • 关注巨头（英伟达、AMD、英特尔）是否将其私有互连接口部分开放或向后兼容 UCIe。若发生，将极大强化 UCIe 的统一标准地位。

信源

• 标准组织：UCIe 联盟官方网站 (www.uciexpress.org)，查阅最新版规范、白皮书及成员新闻。
• 行业报告：IPnest 年度《Design IP Report》，提供接口 IP 细分的市场规模与份额数据。TechInsights，提供先进封装产能和市场数据。
• 核心公司官方信息：Synopsys, Cadence, Alphawave Semi 官网技术白皮书及投资者关系页面；台积电、英特尔投资者关系与法说会会议纪要。
• 学术/产业会议：ISSCC, VLSI Symposium, Hot Chips，提供最前沿的技术细节和实测数据发布。