XSR SerDes

3 秒看懂

XSR SerDes（Extra-Short-Reach Serializer/Deserializer，超短距序列解串器）是一種專門為晶片封裝內部設計的極簡高速介面物理層（PHY）技術。它的核心任務是在同一塊基板上的不同裸片（Die）之間，以極高的頻寬和極低的功耗完成海量資料的搬運。

你可以把它理解為“晶片樓內的超高速光纖”。傳統 SerDes 是為長距離（跨機櫃/跨城市）設計的“城際高鐵”，而 XSR 是為釐米級距離（跨樓層）設計的“樓內高速電梯”——去掉了不必要的豪華車廂和冗餘動力系統，換來極致的能效和密度。在 Chiplet（芯粒）大時代，一顆晶片被拆成多個負責計算、儲存、I/O的小芯粒，XSR 就是將它們“縫合”成一個完整系統的關鍵粘合劑。

3 分鐘產業解釋

誕生的產業背景：從“片上系統”到“系統級封裝”

半導體產業正經歷從單片式 SoC 向異構整合 Chiplet 範式的深刻轉變。隨著摩爾定律放緩，製造一顆集成了所有功能的大晶片成本飆升，良率暴跌。產業界選擇將大晶片解耦為多個功能單一、工藝節點可能不同的小晶片，通過先進封裝技術將它們組合在一起。這一轉變將一個根本性問題推到臺前：這些小晶片之間如何通訊？

核心價值：用距離換效率

XSR SerDes 的核心價值在於它做了明確的物理假設和取捨——通道距離極短（通常小於50毫米）、介質近乎無損（矽中介層或高質量有機基板）。這一前提使得困擾傳統長距 SerDes 的訊號衰減、反射、串擾等問題大幅減弱。因此，XSR 可以大刀闊斧地簡化複雜的均衡電路、時鐘恢復電路，從而在功耗、面積和延遲三個核心維度上實現數量級的最佳化。

產業判斷與挑戰

產業共識是，XSR 並非孤立存在的 IP，其價值深度綁定於 Chiplet 生態的成熟度。它的成敗不只看單點物理層技術，更依賴於與上層協議（如 UCIe）、封裝基板工藝、佈線工具鏈、甚至散熱方案的協同。若封裝走線質量、Die 間距離或散熱條件未達預期，鏈路可靠性就會下降，可能被迫“加回”一些冗餘電路，從而削弱其獨特的能效優勢。因此，評價 XSR，本質是在評價一套從 IP 到封裝的系統性工程能力。

技術原理

XSR SerDes 的技術架構圍繞“因通道簡單而極致簡化”這一哲學展開，其核心電路模組與傳統 SerDes 相比，減法遠多於加法。

1. 近乎理想的通道模型

XSR 設計的物理基礎是極低損耗的傳輸通道。在矽中介層或 EMIB（嵌入式多晶片互連橋）等高密度封裝環境中，走線長度為毫米級，且介質均勻，訊號在傳輸過程中的高頻分量衰減極小，阻抗連續性高。這意味著：

• 插入損耗極低：接收端訊號眼圖幾乎完全張開。
• 反射和串擾可控：極短的物理路徑與精密的封裝佈線技術最小化了訊號完整性問題。
• 時鐘抖動壓力小：通道的確定性抖動和隨機抖動遠低於板級，降低了對時鐘恢復的高要求。

2. 簡化的發射與接收均衡

這是 XSR 功耗優勢的最大來源。

• 發射端：通常僅需極簡的去加重，或甚至完全無均衡。無需使用功耗可觀的 FIR 濾波器驅動多階預加重。
• 接收端：在多數規範定義的最佳通道內，可完全省去連續時間線性均衡器和判決反饋均衡器這些傳統 SerDes 中面積和功耗最大的模擬基帶模組。接收器可能僅由一個簡單的可變增益放大器和取樣器組成，極大降低了電路複雜度。

3. 前向時鍾與源同步架構

XSR 普遍採用源同步或前向時鍾方案，即傳送端在傳送資料的同時，並行傳輸一路伴隨時鐘或週期性訓練序列。

• 避免複雜 CDR：接收端不再需要複雜的基於鎖相環或相位插值器的時鐘資料恢復環來從隨機資料流中提取時鐘。它直接利用前向時鍾來取樣資料。
• 極速鎖定時間：擺脫了 CDR 的環路鎖定過程，鏈路從省電狀態喚醒至正常工作狀態的延遲可達納秒級，這對系統級功耗最佳化至關重要。
• 降低模擬功耗：移除了 CDR 中的高頻壓控振盪器和繁複的相位旋轉邏輯，進一步壓縮了模擬功耗。

4. 訊號與佈線的定製化

為兼顧頻寬密度和抗干擾能力，XSR 在物理實現上提供了靈活性。

• 單端高密度訊號：全雙工資料路徑優先採用單端訊號，以最大化每毫米邊緣佈線密度，目標頻寬密度可達數 Tbps/mm。
• 差分對關鍵保留：對於噪聲敏感的時鐘、管理控制或基線參考路徑，依舊保留傳統差分訊號，確保魯棒性。
• 微凸塊（μBump）直接互連：物理層設計直接適配最先進的微凸塊間距（如 36μm-55μm），作為 Die-to-Die 電氣連線介面，使頻寬密度和能效達到最優。

關鍵引數

評價 XSR SerDes 及其 IP 核心競爭力的量化指標，集中體現了其“以距離換效率”的本質。以下引數基於 UCIe 1.0/1.1 標準及主流 IP 供應商公開資料（如 Synopsys 在 2023 年 TSMC 技術研討會資料）綜合得出。

• 能效比（Energy Efficiency）：產業界公認的標杆性引數。UCIe 標準定義了在標準封裝上，其 XSR 物理層目標為 ≤0.5 皮焦耳/位元（pJ/bit）；在先進封裝（如矽中介層）上，目標為 ≤0.25 pJ/bit。相比之下，傳統 PCIe Gen5 或 112G 長距 SerDes 的能效通常在 6-10 pJ/bit。此引數直接決定了 Chiplet 間通訊的功耗預算。 （資料來源：UCIe Specification v1.0, 2022；潛在校正：能效與具體工藝節點、資料率、通道質量強相關，不能跨代比較，此處僅為示意。）
• 頻寬密度（Bandwidth Density）：衡量“縫合”密度的核心指標。UCIe 標準的 XSR 物理層在標準封裝上要求 ≥1.3 太位元/秒/毫米（Tbps/mm），在先進封裝上要求 ≥3.0 Tbps/mm。該數字由單通道速率與物理介面的岸線密度共同決定。 （資料來源：UCIe Specification v1.0, 2022；註釋：岸線密度指晶片（Die）邊緣每毫米所能容納的有效資料通道數。）
• 單通道速率（Per-Lane Data Rate）：UCIe 採用的 XSR 物理層定義的單通道速率為 4 至 32 GT/s（千兆傳輸/秒），覆蓋了從能效優先到頻寬優先的不同應用場景。主流應用中 16 GT/s 是當前（2024年公開可見）平衡能效與設計複雜度的常見選擇。
• 最大傳輸距離（Reach）：定義了其工作邊界。XSR 的設計目標是 ≤50mm 的物理走線，通常覆蓋於 2D、2.5D 封裝內的 Die-to-Die 連線，典型距離在 2mm 至 25mm 之間。這是其區別於中距（MR）和長距（LR）SerDes 的根本物理前提。
• 單向延遲（Unidirectional Latency）：在無重定時和前向糾錯設定下，物理層介面延遲目標為 <4 納秒（ns）。如此之低的延遲對於維護多 Die 系統內的快取一致性至關重要。

技術路線

XSR SerDes 並非單一技術路徑，而是圍繞“短距離、高密度、低功耗”這一共同目標形成的多種實現方式的集合。主流路線可從介面標準和電路架構兩個維度進行分野。

1. 標準化路線：UCIe 與私有協議並行

• UCIe 標準生態：由 Intel、AMD、Arm、台積電等發起的通用芯粒互連規範，是目前產業界走向標準化的核心力量。它規定了適配不同封裝的 PHY（物理層）選項，其中 XSR 即為先進封裝內 Die-to-Die 連線的標準物理層。其優勢在於多廠商互操作性，建置開放生態。
• 私有或半私有介面：晶片巨頭仍大量採用自研最佳化版本。例如，NVIDIA 的 NVLink-C2C 是其在自家 GPU、CPU 和加速單元間使用的 Die-to-Die 互連，其物理層為 XSR 的定製最佳化版本，可支援更高頻寬和對記憶體的一致性訪問，但不對外相容。英特爾的 AIB（高階介面匯流排）是其歷史上重要的並行 Die-to-Die 標準，現也在向 UCIe 對齊。這類路線的優勢在於深度耦合架構，實現效能最大化。

2. 電路架構路線：序列與並行的權衡

• 高速序列 XSR：即本文核心討論的技術。使用高速序列鏈路，每通道差分或單端，通過串化/解串器提升速率。這是 UCIe 先進封裝 PHY 的預設形態，優勢是極高的頻寬密度和靈活的物理佈線。
• 並行介面 BlOW：由開放計算專案提出的“Bunch of Wires”是一種並行 Die-to-Die 介面標準。它採用大量相對低速的 CMOS IO，點對點直連。其優勢在於設計極其簡單，無需複雜的模擬 SerDes 電路，可利用全數字流程進行版面配置佈線，在特定中低頻寬場景下具備成本優勢。它與 XSR 形成“高密度序列”與“低成本並行”的路線互補，適用於不同封裝和系統需求。

當前技術路線趨勢是，UCIe 代表的標準化 XSR 序列介面正迅速成為先進封裝 Chiplet 的主流選擇，而私有介面和 BlOW 則在特定生態或成本極度敏感的領域保持生命力。

上游

XSR SerDes 產業鏈的上游是支撐其設計、製造與封裝的基石資源，主要包括：

• EDA/IP 供應商：這是 XSR 最直接的技術來源和供給方。新思科技是市場上的核心 IP 提供商，其 DesignWare UCIe PHY IP 在 2023 年已實現面向 TSMC、三星、Intel 等先進製程的廣泛授權（來源：Synopsys 2023財年年度報告及技術公告）。同時阿爾法波半導體的 Pipehserdes 架構和益華電腦也是關鍵玩家，它們提供經過矽驗證的、合規於 UCIe 標準的 XSR PHY IP 授權。這是整個生態能夠運轉的“技術圖紙”。
• 先進封裝與基板技術提供者：台積電的 CoWoS、InFO 技術，英特爾的 EMIB 技術，三星的 I-Cube、X-Cube 等是 XSR 執行的物理載體。這些廠商定義了中介層和基板的材料（矽、有機材料）、走線精度、間距，直接決定了 XSR 通道的電氣質量。沒有近乎無損的物理通道，XSR 的設計假設就不成立。
• 晶圓代工廠：XSR PHY 作為一個硬核 IP 必須被製造在片上。台積電、三星、英特爾代工服務提供從 5nm、3nm 到更先進節點的製造能力。其工藝設計套件必須與 XSR IP 高度協同，特別是電晶體的高頻效能和模擬射頻特性，影響著能效比（pJ/bit）和速度的最終實現。

下游

XSR SerDes 產業鏈的下游，是將其作為“縫合劑”深度整合進自己產品的系統級廠商，覆蓋了整個高效能運算領域的核心玩家。

• 資料處理與AI晶片巨頭：
  • 輝達：在其 Grace-Hopper 超級晶片中，通過 NVLink-C2C（即一種 XSR 最佳化實現）連線 Grace CPU 與 Hopper GPU，實現 900 GB/s 的總頻寬，是異構整合的標杆應用（來源：NVIDIA GTC 2022 主題演講）。
  • AMD：自 Ryzen 處理器開始就是 Chiplet 商業化的先驅。在其最新一代 EPYC 資料中心 CPU 和 MI300 系列 AI 加速器中，大量使用基於 XSR 的 Infinity Fabric 互連將計算 Die、I/O Die 和 HBM 堆疊整合在一起。
  • 英特爾：在 Sapphire Rapids 及後續的至強（Xeon）資料中心處理器中，使用 EMIB 橋接和 XSR 型別的互連，將多個計算芯粒（Tile）拼接成一個邏輯上統一的 CPU。
• 雲端服務與自研晶片廠商：
  • 亞馬遜AWS 的 Graviton 系列、Google 的 TPU 系列、微軟 的 Maia 系列等自研晶片，在轉向 Chiplet 設計時，都是 XSR 技術的潛在深度使用者，它們要麼直接採購標準 IP，要麼與 IP 廠商合作開發定製化物理層介面，以滿足自身能效與架構需求。
• 封裝與測試產業：下游的最末端是頂級的 OSAT（外包封測）廠商，如日月光投控的 ASE、安靠科技等。它們為沒有自有封裝廠的晶片設計公司提供先進封裝整合服務。它們的量產能力、良率控制和測試方案，是 XSR 技術能否從設計藍圖走向大規模商業化的“最後一公里”。

受益公司

XSR SerDes 的普及驅動了一個從 IP 到封裝的全棧價值鏈，以下公司在 2024-2025 年的產業格局中因此趨勢受益。（注：以下列舉僅反映產業邏輯與已公開事實，不構成任何投資建議）

• IP 與 EDA 核心供應商（直接獲益）：
  • 新思科技 （Synopsys）：通過 DesignWare UCIe PHY IP 的廣泛授權，在先進節點的 XSR IP 市場建立了顯著的先發優勢。公司 2024 財年第一季度報告顯示，其 IP 業務營收年增率增長強勁，其中介面 IP 是主要驅動力（來源：Synopsys Q1 FY2024 Earnings Release）。
  • 阿爾法波半導體 （Alphawave Semi）：專注於高速連線 IP，其 Pipehserdes 架構是其技術基石，UCIe 和 Die-to-Die IP 是其增長的核心支柱。公司公開資料顯示，其在 2023 年已獲得多個先進工藝節點下的 Die-to-Die IP 訂單。
  • 益華電腦 （Cadence）：作為另一個 EDA 和 IP 巨頭，其 Denali UCIe 控制器和 PHY IP 組合是其主要產品線之一，與 Synopsys 構成競爭，共同受益於介面 IP 市場的擴張。
• 先進封裝與代工巨頭（系統級受益）：
  • 台積電 （TSMC）：其 CoWoS 封裝技術是目前承載 XSR 互連的黃金標準。隨著 NVIDIA、AMD 等客戶對 Chiplet 產品需求激增，CoWoS 產能成為行業瓶頸，台積電在 2023-2024 年間持續宣佈大規模擴產計劃，其封裝業務營收成為重要增長極（來源：TSMC Q4 2023 Earnings Conference Call）。
  • 英特爾 （Intel）：其 EMIB 技術和即將推出的玻璃基板，都是高密度 Die-to-Die 互連的物理基礎。隨著英特爾代工服務（IFS）承接外部客戶和向 Chiplet 架構轉型，其晶片級互連能力是其差異化競爭力。
• 應用端平台領導者（產品化受益）：
  • 輝達（NVIDIA）、AMD（AMD）：作為 Chiplet 架構在 AI 和資料中心晶片領域最成功的實踐者，它們是 XSR 技術的最大應用者，通過此項技術鞏固其系統級效能和整合度優勢。

市場規模

當前缺乏單獨命名“XSR SerDes IP”的第三方市場規模報告，其價值通常隱含在高速介面 IP 和大尺寸晶片設計服務市場中。我們可以通過相關聯市場進行框算。

• 高速介面 IP 市場：根據 IPnest 釋出的《Design IP Report 2023》，有線介面 IP 市場在 2022 年的價值約為 17.3 億美元，預計在 2027 年將超過 35 億美元，年複合增長率約為 15%。PCIe、DDR 和 Ethernet/SerDes 是最大的三個品類。Die-to-Die（D2D）互聯 IP（以 XSR 為核心物理層）被 IPnest 列為未來幾年增長最快的細分市場之一，其預計 2023-2027 年 CAGR 有望超過 50%，至 2027 年市場規模或達 2-3 億美元級別（來源：IPnest Design IP Report 2023的分類與預測章節，資料為估算）。此資料僅包含 IP 授權費，不包括版稅和服務。
• 由應用端反向推導：
  • AI 加速器市場是 XSR 技術的最大驅動力。根據 Gartner 的預測，全球用於 AI 工作負載的半導體營收在 2024 年預計超過 700 億美元，其中專用晶片（ASIC/ASSP）將佔據重要份額（來源：Gartner Press Release, “Gartner Forecasts Worldwide AI Chips Revenue to Reach $71.3 Billion in 2024”, 2024年5月）。
  • 這些高階 AI 晶片中，Chiplet 化設計比例正快速增加。若假設 2024-2025 年有 40%-60% 的高階 AI/資料中心晶片採用多 Die 設計，且其中絕大部分需要 XSR 類 D2D 介面，則可間接感知其作為“關鍵使能技術”的底層市場容量。根據 IC Insights（現TechInsights）對先進封裝市場的統計，2023年全球2.5D/3D封裝市場已超百億美元級別，這是承載 XSR 的物理市場基礎。

玩家對比

在以 UCIe 標準 XSR PHY IP 為核心的市場上，主要授權供應商之間的競爭體現在效能、生態鎖定和落地速度上。

維度	新思科技 （Synopsys）	阿爾法波半導體 （Alphawave Semi）	益華電腦 （Cadence）
核心優勢	極致的工藝適配與生態廣度	專注於高速互聯，IP“純淨度”	強大的數字後端與系統驗證全流程
能效/速度	在 TSMC 5nm/3nm 上率先達成0.25pJ/b目標並展示	宣稱在先進節點能效有可見的細微優勢	引數公開資訊相對Synopsys較少，跟隨主流
生態鎖定	極強。與台積電、三星、英特爾代工深度繫結，擁有領先IP全套方案	較強，聚焦頂尖客戶定製化需求	強。與自家EDA工具鏈深度整合，形成閉環
落地程序	最廣泛。已向頭部AI晶片、CPU客戶大量出貨IP授權	已公開獲得多個戰略客戶的Die-to-Die訂單	份額穩定，在數字實現領域擁有深厚客戶基礎
差異化	“安全牌”，交鑰匙方案最全，風險最低	追求效能極限的“技術派”，更靈活	提供從設計到驗證的“全家桶”，降低系統整合風險

說明：以上定性對比基於三家公司截至 2024 年中公開的技術白皮書、新聞稿及行業會議展示。具體的能效、面積等細節會因工藝、速率、通道模型不同而有顯著差異，客戶選擇是多維度工程權衡的結果。

風險

XSR SerDes 及其主導的 Chiplet 互聯願景，仍面臨技術與商業層面的多重挑戰：

• UCIe 標準碎片化風險：雖然 UCIe 正在統一，但巨頭仍存在強大的私有協議生態（如 NVLink-C2C）。若市場不能有效地統一到主流標準，多源 IP 互操作性的成本優勢將無法兌現，導致市場碎片化，IP 複用性降低。
• 封裝依賴與測試瓶頸：XSR 的極簡設計 100% 依賴於高精度、高良率的先進封裝。若中介層的良率爬坡緩慢、產能受限，或微凸塊連線的長期可靠性出現未知問題，整個 Chiplet 架構的根基就會動搖。此外，對多 Die 封裝的 KGD（已知良好裸片）測試和封裝後系統級測試，成本與複雜性遠超傳統單晶片。
• 散熱與功耗密度困境：將多個高功耗計算 Die 和 I/O Die 整合在極小的封裝面積內，會導致熱密度急劇升高。XSR 雖然自身功耗低，但它“縫合”的卻是一個更大的熱源集合。若散熱設計無法跟進，將由熱管理極限反向封鎖效能上限，這是最嚴峻的系統級物理挑戰。
• 技術迭代過快：從 UCIe 1.0 到 1.1，支援的速率翻倍。若標準或巨頭自身迭代速度過快，致力於該賽道的跟隨者 IP 公司將面臨研發投入難以回收的風險，因為每一代產品需要大量的矽驗證投入。
• 供應鏈鎖定：目前先進封裝產能高度集中於台積電、英特爾等少數廠商，這使得采用其特定 XSR/封裝組合的晶片設計公司，事實上被深度鎖定在該供應鏈上，議價能力減弱，且有地緣供應風險。

誤讀糾偏

誤讀 1：XSR SerDes 就是 UCIe。

• 糾偏：這是最常見的概念混淆。UCIe 是一個完整的 Die-to-Die 互連協議棧，包含物理層、鏈路層、介面卡和協議層。XSR 只是 UCIe 標準中物理層的一個選項，專用於先進封裝超短距離場景。UCIe 規範也包含標準封裝用 PHY，以及未來可能的更長距 PHY。可以把 UCIe 理解為“跨國鐵路系統規範”，而 XSR 是其中“高鐵列車”這一種運載工具的電氣規格。

誤讀 2：用了 XSR 就可以實現任意晶片的自由拼接。

• 糾偏：XSR 解決的是物理連線問題，但晶片間能“聽懂”對方，還需要統一的上層協議和系統架構。物理層統一隻相當於雙方都接了同一條線路，而上至快取一致性協議、資料傳輸格式等需要更復雜的邏輯協同。當前從物理層到資料鏈路層再由 UCIe 或類似規範統一，但上層的適配和協議轉化仍需要大量定製設計。

誤讀 3：XSR 能效無敵，完全不需要考慮功耗。

• 糾偏：XSR 的指標是每位元傳輸的皮焦爾（pJ/bit）極低，但在 TB/s 級別的總頻寬下，物理層總功耗依然是晶片熱預算的重要組成部分。例如，即使能效做到了 0.25 pJ/b，1 TB/s 的總頻寬就意味著物理層介面總功耗約為 2W。加上協議層邏輯、DRAM 介面等，系統級功耗管理依然挑戰嚴峻。

誤讀 4：這項技術只存在於論文或實驗室。

• 糾偏：完全不是。XSR 或同類技術已在數億顆消費級和資料中心級晶片中大規模商用。AMD 的每一代銳龍/EPYC 處理器，輝達的 Grace-Hopper，英特爾的 Sapphire Rapids，甚至部分高階智慧手機晶片的封裝內互連，都大規模運用了此項技術，是我們每天都在使用的、完全商用化的底層技術。

最新事件

• 2024 年 3 月，新思科技宣佈其 UCIe IP 在 Samsung 8nm 工藝上完成矽前演示。展示了更成熟工藝節點上的 UCIe 解決方案，將 Chiplet 設計從最尖端工藝拓寬至更具成本效益的平台。（來源：Synopsys News Release, March 2024）
• 2024 年 4 月，Alphawave Semi 宣佈其 3nm UCIe PHY IP 已投片。並公開了在測試晶片上測量的能效資料，低於 0.2 pJ/bit，顯示了在工藝微縮下效能指標的持續推進。（來源：Alphawave Semi Press Release, April 2024）
• 2024 年 5 月，台積電在技術研討會上詳解了其下一代 CoWoS 技術路線，目標在 2026 年將中介層面積擴大數倍以承載更大型的 Chiplet 系統，這直接需要更高頻寬、更高密度的 XSR 互連支援。
• 2024 年 3 月，UCIe 聯盟釋出 1.1 版規範。關鍵更新包括支援從 4 GT/s 到 32 GT/s 更寬泛的速率，並引入了汽車增強功能，為 Chiplet 技術進入車規級高可靠性應用鋪路。（來源：UCIe Consortium Press Release, March 2024）

追蹤指標

欲持續追蹤 XSR SerDes 及相關 Chiplet 產業進展，可關注以下先行指標：

1. UCIe 聯盟生態健康度：
   • 觀察聯盟理事會成員與貢獻者數量增長。
   • 即插即用（Plug-and-Play）互操作測試活動的舉行頻率及效果。若多廠商 IP 能在標準基板上成功互連並跑通協議棧，這是生態形成的標誌。
2. 先進封裝產能及良率：
   • 台積電季度法說會上 CoWoS/InFO 的產能規劃與實際營收，這是直接瓶頸。
   • OSAT 廠商（日月光、安靠）關於 2.5D 封裝業務的資本支出展望。產能釋放速度決定 Chiplet 方案滲透率上限。
3. 頭部 IP 廠商的認證/訂單公告：
   • 新思科技和阿爾法波等公司會定期釋出其在最先進工藝節點（如 3nm及更先進）的 IP 獲得矽驗證或客戶匯入的訊息。這是技術成熟度和商用進度最直接的訊號。
4. 終端產品 Chiplet 化率：
   • 統計最新一代資料中心 CPU、AI GPU/ASIC 中採用多 Die 設計的 SKU 比例。這是市場需求的終極反映。
5. 標準競爭格局演變：
   • 關注巨頭（輝達、AMD、英特爾）是否將其私有互連線口部分開放或向後相容 UCIe。若發生，將極大強化 UCIe 的統一標準地位。

信源

• 標準組織：UCIe 聯盟官方網站 (www.uciexpress.org)，查閱最新版規範、白皮書及成員新聞。
• 行業報告：IPnest 年度《Design IP Report》，提供介面 IP 細分的市場規模與份額資料。TechInsights，提供先進封裝產能和市場資料。
• 核心公司官方資訊：Synopsys, Cadence, Alphawave Semi 官網技術白皮書及投資者關係頁面；台積電、英特爾投資者關係與法說會會議紀要。
• 學術/產業會議：ISSCC, VLSI Symposium, Hot Chips，提供最前沿的技術細節和實測資料釋出。