扇出封装
1. 摘要与核心速览（3秒看懂）
- 一句话定义： 扇出封装是一种将芯片的输入/输出（I/O）焊盘“扇出”到芯片面积之外的先进封装技术。它免除传统封装基板，直接在芯片周围和上方通过半导体中道工艺构建再分布层（RDL），在同等封装尺寸下实现 I/O 密度的革命性提升。
- 核心优势：
- 极致轻薄： 总厚度可压缩至 300–500 μm，比传统倒装芯片球栅阵列封装（FC-BGA）减薄 40% 以上，是手机、手表、真无线耳机等空间极受限终端的基石。
- 电气性能代差升级： 互连路径缩短至亚毫米级，寄生电感、电容较有基板方案降低一半以上，信号完整性显著改善，可轻松支撑 LPDDR5X、PCIe 6.0 等海量数据吞吐。
- 高性价比集成： 省去昂贵的有机载板（unit substrate）或硅中介层，在小于 30 mm² 芯片面积、1000–5000 I/O 区间内，单位 I/O 成本较硅转接板方案降低 30%–50%。
- 真·异构融合： 可在同一个重构晶圆内嵌入逻辑、存储器、射频、MEMS、无源元件等多种功能芯粒（chiplet），实现近乎单芯片的系统级封装（SiP）密度。
- 形象类比： 将芯片比作一座高密度市中心。传统封装只能在既有城区（芯片表面）内修路，随着车辆（I/O 信号）激增，交通拥堵不堪。扇出封装如同通过高架桥和地下隧道网络（RDL），把道路系统无边界地扩展到新建的卫星城（环氧模塑料区域），不扩大市中心面积却使全城交通吞吐量倍增。
2. 产业全景与驱动力（3分钟产业解释）
扇出封装并非凭空而生，它是半导体产业的“后摩尔时代”解药之一。当单片集成随着制程趋近物理极限而成本指数级飙升时，借助先进封装从系统层面榨取性能、功耗和成本红利便成为共识。扇出封装本质上是晶圆级封装（WLP）的延伸和革命。传统扇入型 WLP（Fan-in WLP）的焊球只能分布在芯片有效区域内。一旦芯片微缩使面积缩小，而 I/O 数量因功能需求持续膨胀，有限的芯片表面便形成“I/O 瓶颈”，导致布线拥塞、焊球间距过小。
扇出工艺用半导体级的思维再造了封装流程：先将晶圆切割下来的已知良品裸片（KGD）以微米级精度重新排布在临时载板上，间隙填充环氧模塑料（EMC）并固化，最终剥离载板形成一片完整的人工晶圆——“重构晶圆”（Reconstituted Wafer）。此后，在其表面借助晶圆厂常见的成膜、光刻、电镀等工艺，逐层制造出多层微细铜线路（RDL）。信号从芯片中心的铜柱或微凸点区域“扇出”到芯片投影面积以外的宽广区域，最后在扇出的焊盘上植球。这“扇出”的部分，额外提供了宝贵互连面积，一举突破了芯片面积的物理枷锁。
当前产业界存在两大互为补充的技术主干：
- 芯片优先（Chip-first）：先将芯片埋入模塑料成形重构晶圆，再在顶部制造 RDL。此路线于 2009 年前后由英飞凌、飞思卡尔等率先量产，工艺更接近传统封测，成熟度、成本与良率控制优势显著，广泛用于电源管理、射频前端等对成本敏感的中密度场景。
- RDL 优先（RDL-first）：先在临时载板上制备精细 RDL，再将芯片倒装焊接到 RDL 上，最后用模塑料包封。台积电于 2017 年利用集成扇出型（InFO）封装为苹果 A 系列处理器实现了史上最薄、高性能的封装，此路线由于 RDL 可以在无芯片干扰下做到极细线宽线距（2 μm/2 μm 以下），已成为高性能计算、手机主芯片等的首选。
此外，为赢得下一轮成本战役，制造平台正从圆形的 300 mm 晶圆向更大面积的方形面板演进——即面板级扇出封装（FOPLP）。600 mm × 600 mm 或更大尺寸的面板可将单位时间产出提升 4–5 倍，是把扇出封装从旗舰机下放到中低端和 IoT 万亿级市场的关键一招。
3. 技术定义与工作原理
扇出封装在技术构型上介于传统封装与中道硅制造之间，其核心“魔法”是将前道晶圆厂的微细布线能力借用于后道封装，形成一种无基板的晶圆级重布线平台。它由若干功能层堆叠而成：
- 芯片层： 单个或多个不同功能的裸片，厚度已减薄至 100–200 μm，面朝上或朝下放置。
- 模塑料层： 以高填充二氧化硅的环氧树脂将芯片包裹、平坦化，提供机械支撑和应力缓冲。
- 介质层与 RDL 层： 交替沉积的聚合物介质（如聚酰亚胺、PBO）和铜布线层，形成 1–4 层（甚至 6 层）的互连网络。
- 焊球阵列： 最终连接到 PCB 的 BGA 焊球或直接用于板级连接。
其工作原理可理解为一场“空间再分配”：芯片的有源面原本只有有限区域可以排布焊盘，RDL 将焊盘坐标从 (x_i, y_i) 重新映射到芯片范围之外的 (x_j, y_j)，这些新坐标甚至可遍布整个封装面积，从而极大增强布线自由度。由于 RDL 使用亚微米级精度的半加成工艺（SAP）制造，线宽和间距大幅超越封装基板水平，信号路径短直，电性能逼近芯片内互连。在多层 RDL 中，电源与地可以占据完整的平面或网格，构建低阻抗供电网络（PDN），这赋予了扇出封装强大的电源完整性和低噪声特性。
国际上通常将扇出封装划分为低密度（≥10 μm L/S，用于中低端）、高密度（2–10 μm L/S，用于移动 AP、基带）和超高密度（<2 μm L/S，用于 chiplet 互联、HPC）三个层次。当前量产主流位于高密度区间，而台积电 InFO_oS、安靠 SWIFT® 等平台正将线宽/线距向 1 μm/1 μm 挺进，并结合深沟槽电容集成进一步优化高速信号的退耦性能。
4. 核心工艺一：重构晶圆——异质集成的骨架
重构晶圆的制造是扇出封装的先决条件，也是良率与成本的控制瓶颈。其流程大致为：
- 临时键合： 将切割好的 KGD 面朝下或朝上精准贴装到粘有双面热分离胶膜的玻璃或金属载板上。贴片机需要达到 ±2 μm 的精度和高速产出。
- 模塑包封： 将液态或颗粒环氧模塑料填充于芯片间隙并覆盖芯片背部，通过压缩成型或传递成型，并在 150–180°C 下固化。
- 载板分离与背面处理： 通过热滑动或激光剥离移除临时载板，露出芯片有源面，此时芯片已嵌于 EMC “海”中，构成新的平坦平面。
- 介质层开孔： 在芯片焊盘上方用激光或光刻开口，暴露出铜柱或铝垫，为后续 RDL 与之互连做准备。
这个过程极大考验材料与工艺的匹配。芯片（硅）的 CTE 约 3 ppm/°C，EMC 的 CTE 在 6–12 ppm/°C 之间，模塑固化后的降温过程中，巨大的热应力引发整片重构晶圆的翘曲，严重时可达数毫米，超出后续光刻设备的景深容限。产业界从三个维度进行控制：材料端，开发高填充、低 CTE、低收缩率的颗粒状和液态模塑料，部分填料含量可达 90% 以上；设计端，通过有限元仿真优化芯片布局与厚度，在空白区域设计应力释放槽或金属框架；工艺端，采用多段式固化曲线和应力消除退火流程，并在翘曲补偿的托盘上进行光刻。
对于多芯片集成，重构晶圆的挑战更加严峻。不同尺寸、厚度和功能芯片（如 DRAM 堆栈、逻辑 Die、被动元件）的嵌入，需要制作“嵌入式腔体”或将元件预先粘合，才能在同一平面内实现共面性，这是实现高良率 RDL 层制造的根本。日月光、安靠等封测大厂在重构晶圆领域积累了上千项专利，涵盖贴片补偿算法、模塑料流动控制及背面研磨平整化等，形成了深厚的护城河。
5. 核心工艺二：再分布层（RDL）——纳米级互连的挑战
RDL 是扇出封装的中枢神经。高质量 RDL 必须同时实现细线宽、低电阻、高可靠性以及与介质层之间的强粘附。当前量产中高密度 RDL 主要采用半加成工艺 (SAP)：
- 种子层沉积： 在已开好孔的介质层上，通过 PVD 溅射约 100–300 nm 厚的 Cu 种子层，并常搭配 Ti/Cu 或 TiW/Cu 粘附/阻挡层。
- 光刻图案化： 涂覆数十微米厚的 i-line 或 KrF 光刻胶，曝光显影出线路沟槽。由于重构晶圆表面形貌起伏，高级封装光刻机必须具备大焦深和套刻精度（<0.5 μm）。
- 电镀铜： 通过酸性硫酸铜电镀液在沟槽内填充铜，形成高度约 3–8 μm、线宽 2–10 μm 的致密线路。
- 去胶与外蚀： 剥离光刻胶，再用快速湿法蚀刻去除暴露的种子层，避免桥接短路。
对超高密度 RDL，工艺极限被推向类似后道互连的尺度。铜双大马士革工艺甚至被引入，通过刻蚀介质再 CMP 整平获得亚微米线宽，但这大幅增加了成本和工艺复杂度。为了在模塑料基底上获得足够的附着力，介质层常采用低温固化（≤200°C）的聚酰亚胺或聚苯并噁唑等光敏聚合物，其本身即可作为光刻胶，流程简化为“涂布-曝光-显影-固化”直接形成开口和沟槽。
RDL 的电气性能评估涵盖插入损耗、回波损耗及串扰。在 28 GHz 及以上毫米波应用中，细线 RDL 需要特殊的共面波导结构和低损耗介质（Df<0.005），一些领先产品已经将天线、滤波器、射频开关与 RDL 一体化集成，构建 AiP（Antenna-in-Package）。面对大数据量 chiplet 互联超短距离裸 die-to-die 场景，RDL 还承担着构建超高带宽 D2D 接口（如 UCIe）的任务，对阻抗匹配和抗串扰提出严苛要求，需借助全波电磁仿真优化布线拓扑。
6. 技术流派：芯片优先 vs. RDL 优先——路径选择与博弈
两种主流技术路线并非简单的工序先后，而是代表了完全不同的集成哲学和商业生态。
芯片优先（Chip-first）： 又称模塑先行。芯片先被嵌入和固定，RDL 直接制造在芯片与模塑料混合表面上。这带来两个鲜明的特点：
- 优势： 更少的光刻对准挑战，因为芯片已与 EMC 共面，RDL 直接连到芯片焊盘；更低的工艺成本，尤其适用于单芯片或少量同质芯片；更优的热机械可靠性，因为芯片与 EMC 紧密结合。
- 挑战： 面对多芯片异质集成时，不同芯片尺寸、厚度与焊盘位置的差异，要求精密的贴装和厚膜光刻。只能使用已知良品芯片，无法进行完整封装前测试，良率风险高。而且 RDL 的线宽受限于芯片表面的平整度，难以做到极限密度。
RDL 优先（RDL-first）： 台积电 InFO 的基石。先在光滑的临时载板上制作多层精密 RDL，再将芯片以倒装方式微凸点键合在已完成测试的 RDL 上，最后填充底部填充剂并包封。该路线将 RDL 的制造置于芯片引入之前：
- 优势： RDL 可以在原子级平整的载板上实现超细线宽线距（量产已推进至 <1.5 μm），且可以先测试 RDL 层，淘汰不良品，避免浪费好芯片。非常适合集成多个不同来源的 chiplet，因为芯片通过微凸点与 RDL 接通，对芯片厚度差异容忍度高。
- 挑战： 芯片键合与底部填充过程必须非常精密，需要热压键合或批量回流焊，对微凸点共面性和底部填充料的流动性要求严苛。此外，整个流程在晶圆厂完成更好，封测厂设备匹配度低，导致台积电等晶圆厂在此领域拥有绝对话语权。
产业格局因此分裂：IDM 和封测代工厂（OSAT）如日月光、安靠、长电科技侧重芯片优先及混合版本（如裸芯片面朝上芯片优先），从而延续其传统封装资产；而台积电以晶圆厂中道工艺优势，强行用 RDL 优先碾压传统封装，将扇出封装重塑为“晶圆级系统整合”。
7. 平台进化：从晶圆级到面板级（FOWLP → FOPLP）
扇出封装的商业胜利离不开持续降本。圆形的 300 mm 重构晶圆边缘浪费大，单晶圆产出芯片数量有限。面板级扇出封装（FOPLP）应运而生，试图将制造平台扩大为 510×415 mm、600×600 mm 甚至 800×800 mm 的方形面板，一举将产出率提升 3–6 倍，直接夺取中低端市场的成本竞争力。
然而，面板化带来一系列全新工程难题：
- 大尺寸翘曲： 面板的翘曲绝对值可达厘米级，传统的光刻机和键合设备无法处理。设备商如应用材料、佳能专门开发了超大景深步进光刻机，以及采用激光成像的直写光刻设备来容忍形变。
- 模塑料均匀性： 大面板内温度场、流场的不均匀性导致填料分布偏析，造成局部 CTE 差异，进而恶化翘曲。赛默飞世尔、住友电木等开发了高流动、高均质的板级模塑料。
- RDL 良率： 大面积 RDL 缺陷密度控制极具挑战，一条短路缺陷便可废掉整张面板。这就需要引入与面板产线结合的全板自动光学检测 (AOI) 和修复技术，以及冗余设计。
FOPLP 的阵营主要分两派：以三星电机、日月光为代表的封测厂，倾向于开发成本低廉的面板级芯片优先方案，用于电源管理 IC、射频 FEM 等；以 Fraunhofer IZM、IMEC 和部分面板厂（如 BOE）为首的联盟，推动 RDL 优先的超高密度面板级封装，目标直指大型多 chiplet 集成。虽然 FOPLP 量产尚处于早期，但 2023–2025 年间，已有超过五家主要 OSAT 宣布量产出货，标志着扇出技术正冲破高端光环，向标准化、规模化生产狂奔。
8. 工程物理挑战：翘曲、应力与对准策略
在扇出封装中，热机械可靠性是决定产品寿命和良率的 No.1 课题。重构晶圆在经历多次升温（模塑固化、介质固化、回流焊）与降温时，因硅（~3 ppm/°C）与 EMC（~8–12 ppm/°C）的热膨胀系数严重失配，会产生界面剪切应力和整体弯曲。翘曲变形若超过光刻焦深（通常 ±10 μm 以内），将导致 RDL 线宽变异、通孔错位甚至断裂。业界已发展出一整套仿真-测试-工艺联动的解决方案：
- 多尺度有限元模拟： 从分子动力学计算界面结合能，到连续介质力学仿真面板级翘曲，形成“材料-芯片-封装-板级”全链数字孪生。
- 在线翘曲测量与反馈： 采用双面投影波纹术实时采集晶圆形貌，将形貌数据前馈到光刻机进行动态聚焦补偿，实现亚微米级套刻。
- 应力调控材料： 研发出负 CTE 填料（如钨酸锆）与 EMC 混合，或通过液晶环氧体系降低体积收缩。
- 结构设计优化： 在芯片周围设计仿生吸能结构，添加缓冲层或应力引导槽，使应力集中于无害区域。对于堆叠式扇出封装（如 Package-on-Package），更需平衡顶、底部材料以控制整体翘曲。
铜 RDL 自身的疲劳寿命也是关键，在温度循环中，低 k 电介质处易发生界面分层。业界通过增加 RDL 侧壁的粗糙度、使用氮化硅应力层覆盖以及采用柱状晶粒的高延展性电镀铜，显著提升了热循环寿命（-55°C 至 +125°C，1000 次以上）。
9. 电热协同设计：从供电到散热的系统优化
高性能扇出封装内集成数十瓦甚至上百瓦的处理器和存储器，供电网络（PDN）与热管理交织成设计核心。
电源完整性与 PDN： 多层 RDL 可构建紧密耦合的电源/地平面，形成垂直的“类电容”层，配合嵌入式硅沟槽电容（TSC，密度可达 >1000 nF/mm²）或平面 MIM 电容，可将高频阻抗控制在极低水平，抑制同步开关噪声。对于计算芯片，嵌入式电感或空芯变压器甚至被集成到 RDL 中以实现集成的电压调节模块（IVR），例如英特尔在 2021 年展示的 RDL 集成 Buck 电感器，电流密度达 3 A/mm²。
热管理挑战与创新： 扇出封装去掉了高导热铜基板，热量必须穿过导热率仅 0.4–1.0 W/m·K 的模塑料。因此，散热路径被强制设计为“芯片背部直接暴露”，通过背部研磨减薄至 50–100 μm 后，与散热金属盖或均热板（Vapor Chamber）直接接触。同时，散热金属柱（Thermal Via）可在封装内垂直穿过 RDL 层将热量导入顶部散热器。更有公司（如 Fraunhofer）将微流道蚀刻在 RDL 金属层之间，以液体冷却实现 >500 W 的散热能力。热-电-力多物理场协同仿真平台已成为扇出封装设计的标准配置，确保在 0°C 至 85°C 内保持信号时序与电源稳定性。
10. 应用深潜一：智能手机与可穿戴设备
移动终端是扇出封装商业成功的最大引擎。苹果自 iPhone 7 开始，将应用处理器与移动 DRAM 通过台积电 InFO_PoP 进行扇出集成，实现了更薄的封装体和更好的热/电性能。典型结构是：InFO 扇出封装体底部为 AP 芯片及 RDL，顶部直接堆叠封装 LPDDR 存储器，形成 PoP。扇出封装比传统的 FC-BGA/PoP 薄了 30% 以上，且因无基板，减小了 AP 与 DRAM 间的传输延迟和功耗，成为智能手机旗舰机标配。
在 5G 射频前端，扇出封装可将功率放大器、低噪放、开关、滤波器等高效集成于一个模塑体内，尺寸比分立方案缩小 40% 以上，并极大降低互连损耗。可穿戴设备（如智能手表、TWS 耳机）由于内部空间极度拥挤，常采用扇出 SiP，将蓝牙 SoC、传感器、充电 IC、PMIC、振子驱动等一次集成在一个微型封装中，厚度可低至 0.4 mm。
对于功耗极为敏感的 IoT 节点，扇出封装还能实现多电压域芯片与无源元件的协同封装，减少板级电源噪声，提升电池寿命。
11. 应用深潜二：高性能计算、AI 与网络芯片
随着 Chiplet 概念火爆，扇出封装成为多芯粒互联的官方推荐载体之一。在 AI 训练和推理加速卡中，图形处理器或 AI 加速器常利用扇出 RDL 实现 die-to-die 互连，显著降低功耗并提升带宽。例如，AMD 的部分产品使用扇出型晶圆级封装实现高带宽的 Chiplet 互联。与硅中介层相比，扇出封装无 TSV 工艺，生产成本可以降低 30–50%，同时提供类似的低功耗短距传输。
网络交换机芯片、FPGA 等也对极高带宽和低延迟互连有强烈需求。借助超高密度扇出封装，可在单颗封装内集成收发器 Die、数字核心 Die 等，无需大尺寸昂贵的有机基板层数激增。同时，扇出 RDL 的低损耗特性在 112Gbps PAM4 串行链路上表现优异，推动 CPO（共封装光学）的风潮，一些公司将光子 IC 与 EIC 一起扇出集成，迎接 1.6T 和更高速的光互联时代。
在 HPC 领域，由于芯片功耗极高（>300 W），扇出封装必须结合先进的嵌入式散热和顶部液体冷却，才能满足其热设计功耗 (TDP) 需求。三星、英特尔等均在积极开发超大尺寸多 die 扇出 + 嵌入式散热模块的解决方案，将 Fan-out 推向极限。
12. 应用深潜三：汽车电子与高可靠性集成
汽车电动化、智能化和网联化催生了对高可靠性封装的旺盛需求。扇出封装在汽车领域的切入点是：
- ADAS 与自动驾驶域控制器： 集成高性能处理器、MCU 和存储器，利用扇出无基板结构，增强抗振动、抗冲击能力。同时通过较短的互连路径和更少的焊点，提高了热循环可靠性，符合 AEC-Q100 Grade 1/2 要求。
- 雷达与传感器模组： 77 GHz 毫米波雷达芯片通过扇出 AiP 技术，将天线封装于模塑料表面或内部，形成芯片-天线一体化，减少了 60% 的模块体积和信号传输损耗。
- 电源管理与电力电子： 这是扇出封装另一潜力区。车用 DC-DC 转换器、电机驱动中的 GaN 或 SiC 芯片采用扇出结构，可将高功率密度、低电感要求与散热高效结合。如英飞凌、安森美等开发了扇出型 QFN，把功率 MOSFET 和驱动 IC 集成在同一重构封装内，电流密度提升 20% 以上。
汽车的高可靠要求（1500 次以上温度循环、更高温度运行）推动着模塑料、RDL 材料耐热性和界面强度的进化，也催生了芯片背部厚铜直接键合散热等特殊结构。
13. 产业竞争格局：IDM、Foundry 与 OSAT 的“三国杀”
扇出封装搅动了封装产业的原有版图，形成了三大阵营：
- 晶圆代工厂（台积电、三星、英特尔）： 借助前道工艺和晶圆级制造能力，主攻超高密度 RDL 优先路线，直接将封装变为“晶圆制造延伸”，提供从硅到封装的整体 Turnkey 方案。台积电 InFO 和 CoWoS 协同，形成 3D Fabric 联盟，年营收超百亿美元。此举侵蚀了传统 OSAT 高端市场。
- 传统 OSAT（日月光、安靠、长电科技、力成等）： 利用庞大产能、低成本封装经验和与大客户关系，大力发展芯片优先和面板级扇出，坚守中密度和同质多芯片集成市场。日月光 FOCoS、安靠 SWIFT/SLIFT 等平台支持多 chiplets，并已实现向面板过渡。其优势在于后道弹性、多材料和快速响应。
- IDM 和衬底厂商（英飞凌、意法半导体、三星电机等）： 将扇出封装内化为其自产器件的差异化武器，尤其在汽车与功率领域。
未来竞争格局将是“大融合”：台积电主导前端超高密度，OSAT 掌控后端大批量中低密度，双方在中间地带互相渗透。面板级封装则可能吸引显示面板厂商（如 BOE）跨界进入，以更低成本提供大尺寸扇出服务，开辟新战场。
14. 技术地平线：亚微米 RDL、混合键合与 3D 扇出
扇出技术仍在快速演进，几个变革性方向已经清晰：
- 亚微米 RDL（<1 μm L/S）： 通过采用 Extreme UV 或纳米压印光刻，以双大马士革或类前道工艺制造 RDL，使单位毫米布线密度达到 1000 条以上，相当于把芯片内局部互连搬到封装中，真正模糊 FEOL 与 BEOL 的界限。
- 混合键合（Hybrid Bonding）扇出： 打破微凸点概念，直接实现芯片到 RDL、芯片到芯片的铜-铜键合，间距可达亚微米级，无底部填充，极大缩短互连长度且热阻更低。这为 3D 扇出堆叠打开了大门。
- 无基板 3D 扇出： 在封装体内垂直堆叠多层芯片和 RDL，例如将逻辑、SRAM、DRAM 依次堆叠，层间通过极细的微凸点或混合键合连接，形同在封装内构建 mini 3D SoC，比纯粹 3D IC 更灵活、更便宜。
- 异质材料融合： 将 GaN、InP、玻璃基板、磁芯等材料无缝嵌入扇出模塑料中，实现光电、射频、功率一体化系统。
这些前沿技术预计在未来 3–7 年逐步导入量产，使扇出封装从当前的“先进封装”蜕变为“系统微缩”的核心引擎，单位体积算力效率将再提升十倍以上。
15. 总结与战略展望
扇出封装已从一项利基技术成长为主流先进集成平台。它完美契合了后摩尔时代“以封装补性能、以降维拓应用”的产业逻辑。从移动终端到 AI 服务器，从汽车雷达到 IoT 节点，扇出封装正系统性地替代传统封装和部分基板方案，其市场规模据 Yole Group 预测将在 2028 年突破 80 亿美元。
然而，要实现这一愿景，产业仍须攻克面板级翘曲、亚微米 RDL 良率、多物理场协同设计等一系列系统工程难题。对中国半导体产业链而言，扇出封装更是打破高端封装受制于人的关键突围方向之一：积极布局高密度 RDL 工艺、面板级产线以及 Chiplet 生态，可望在异构集成时代构建自主可控的系统级竞争力。
扇出封装的故事远未终章。正如它的名字所示，“扇出”的不仅是 I/O 连线，更是半导体创新边界的无限外延。在这片重构的晶圆上，下一场计算革命正在被封装。