扇出封裝
1. 摘要與核心速覽（3秒看懂）
- 一句話定義： 扇出封裝是一種將晶片的輸入/輸出（I/O）焊盤“扇出”到晶片面積之外的先進封裝技術。它免除傳統封裝基板，直接在晶片周圍和上方通過半導體中道工藝建置再分佈層（RDL），在同等封裝尺寸下實現 I/O 密度的革命性提升。
- 核心優勢：
- 極致輕薄： 總厚度可壓縮至 300–500 μm，比傳統倒裝晶片球柵陣列封裝（FC-BGA）減薄 40% 以上，是手機、手錶、真無線耳機等空間極受限終端的基石。
- 電氣效能代差升級： 互連路徑縮短至亞毫米級，寄生電感、電容較有基板方案降低一半以上，訊號完整性顯著改善，可輕鬆支撐 LPDDR5X、PCIe 6.0 等海量資料吞吐。
- 高性價比整合： 省去昂貴的有機載板（unit substrate）或矽中介層，在小於 30 mm² 晶片面積、1000–5000 I/O 區間內，單位 I/O 成本較矽轉接板方案降低 30%–50%。
- 真·異構融合： 可在同一個重構晶圓內嵌入邏輯、儲存器、射頻、MEMS、無源元件等多種功能芯粒（chiplet），實現近乎單晶片的系統級封裝（SiP）密度。
- 形象類比： 將晶片比作一座高密度市中心。傳統封裝只能在既有城區（晶片表面）內修路，隨著車輛（I/O 訊號）激增，交通擁堵不堪。扇出封裝如同通過高架橋和地下隧道網路（RDL），把道路系統無邊界地擴充套件到新建的衛星城（環氧模塑膠區域），不擴大市中心面積卻使全城交通吞吐量倍增。
2. 產業全景與驅動力（3分鐘產業解釋）
扇出封裝並非憑空而生，它是半導體產業的“後摩爾時代”解藥之一。當單片整合隨著製程趨近物理極限而成本指數級飆升時，藉助先進封裝從系統層面榨取效能、功耗和成本紅利便成為共識。扇出封裝本質上是晶圓級封裝（WLP）的延伸和革命。傳統扇入型 WLP（Fan-in WLP）的焊球只能分佈在晶片有效區域內。一旦晶片微縮使面積縮小，而 I/O 數量因功能需求持續膨脹，有限的晶片表面便形成“I/O 瓶頸”，導致佈線擁塞、焊球間距過小。
扇出工藝用半導體級的思維再造了封裝流程：先將晶圓切割下來的已知良品裸片（KGD）以微米級精度重新排布在臨時載板上，間隙填充環氧模塑膠（EMC）並固化，最終剝離載板形成一片完整的人工晶圓——“重構晶圓”（Reconstituted Wafer）。此後，在其表面藉助晶圓廠常見的成膜、光刻、電鍍等工藝，逐層製造出多層微細銅線路（RDL）。訊號從晶片中心的銅柱或微凸點區域“扇出”到晶片投影面積以外的寬廣區域，最後在扇出的焊盤上植球。這“扇出”的部分，額外提供了寶貴互連面積，一舉突破了晶片面積的物理枷鎖。
當前產業界存在兩大互為補充的技術主幹：
- 晶片優先（Chip-first）：先將晶片埋入模塑膠成形重構晶圓，再在頂部製造 RDL。此路線於 2009 年前後由英飛凌、飛思卡爾等率先量產，工藝更接近傳統封測，成熟度、成本與良率控制優勢顯著，廣泛用於電源管理、射頻前端等對成本敏感的中密度場景。
- RDL 優先（RDL-first）：先在臨時載板上製備精細 RDL，再將晶片倒裝焊接到 RDL 上，最後用模塑膠包封。台積電於 2017 年利用整合扇出型（InFO）封裝為Apple A 系列處理器實現了史上最薄、高效能的封裝，此路線由於 RDL 可以在無晶片干擾下做到極細線寬線距（2 μm/2 μm 以下），已成為高效能運算、手機主晶片等的首選。
此外，為贏得下一輪成本戰役，製造平台正從圓形的 300 mm 晶圓向更大面積的方形面板演進——即面板級扇出封裝（FOPLP）。600 mm × 600 mm 或更大尺寸的面板可將單位時間產出提升 4–5 倍，是把扇出封裝從旗艦機下放到中低端和 IoT 萬億級市場的關鍵一招。
3. 技術定義與工作原理
扇出封裝在技術構型上介於傳統封裝與中道矽製造之間，其核心“魔法”是將前道晶圓廠的微細布線能力借用於後道封裝，形成一種無基板的晶圓級重佈線平台。它由若干功能層堆疊而成：
- 晶片層： 單個或多個不同功能的裸片，厚度已減薄至 100–200 μm，面朝上或朝下放置。
- 模塑膠層： 以高填充二氧化矽的環氧樹脂將晶片包裹、平坦化，提供機械支撐和應力緩衝。
- 介質層與 RDL 層： 交替沉積的聚合物介質（如聚醯亞胺、PBO）和銅佈線層，形成 1–4 層（甚至 6 層）的互連網路。
- 焊球陣列： 最終連線到 PCB 的 BGA 焊球或直接用於板級連線。
其工作原理可理解為一場“空間再分配”：晶片的有源面原本只有有限區域可以排布焊盤，RDL 將焊盤座標從 (x_i, y_i) 重新對映到晶片範圍之外的 (x_j, y_j)，這些新座標甚至可遍佈整個封裝面積，從而極大增強佈線自由度。由於 RDL 使用亞微米級精度的半加成工藝（SAP）製造，線寬和間距大幅超越封裝基板水平，訊號路徑短直，電效能逼近晶片內互連。在多層 RDL 中，電源與地可以佔據完整的平面或網格，建置低阻抗供電網路（PDN），這賦予了扇出封裝強大的電源完整性和低噪聲特性。
國際上通常將扇出封裝劃分為低密度（≥10 μm L/S，用於中低端）、高密度（2–10 μm L/S，用於移動 AP、基帶）和超高密度（<2 μm L/S，用於 chiplet 互聯、HPC）三個層次。當前量產主流位於高密度區間，而台積電 InFO_oS、安靠 SWIFT® 等平台正將線寬/線距向 1 μm/1 μm 挺進，並結合深溝槽電容整合進一步最佳化高速訊號的退耦效能。
4. 核心工藝一：重構晶圓——異質整合的骨架
重構晶圓的製造是扇出封裝的先決條件，也是良率與成本的控制瓶頸。其流程大致為：
- 臨時鍵合： 將切割好的 KGD 面朝下或朝上精準貼裝到粘有雙面熱分離膠膜的玻璃或金屬載板上。貼片機需要達到 ±2 μm 的精度和高速產出。
- 模塑包封： 將液態或顆粒環氧模塑膠填充於晶片間隙並覆蓋晶片背部，通過壓縮成型或傳遞成型，並在 150–180°C 下固化。
- 載板分離與背面處理： 通過熱滑動或雷射剝離移除臨時載板，露出晶片有源面，此時晶片已嵌於 EMC “海”中，構成新的平坦平面。
- 介質層開孔： 在晶片焊盤上方用雷射或光刻開口，暴露出銅柱或鋁墊，為後續 RDL 與之互連做準備。
這個過程極大考驗材料與工藝的匹配。晶片（矽）的 CTE 約 3 ppm/°C，EMC 的 CTE 在 6–12 ppm/°C 之間，模塑固化後的降溫過程中，巨大的熱應力引發整片重構晶圓的翹曲，嚴重時可達數毫米，超出後續光刻裝置的景深容限。產業界從三個維度進行控制：材料端，開發高填充、低 CTE、低收縮率的顆粒狀和液態模塑膠，部分填料含量可達 90% 以上；設計端，通過有限元模擬最佳化晶片版面配置與厚度，在空白區域設計應力釋放槽或金屬架構；工藝端，採用多段式固化曲線和應力消除退火流程，並在翹曲補償的托盤上進行光刻。
對於多晶片整合，重構晶圓的挑戰更加嚴峻。不同尺寸、厚度和功能晶片（如 DRAM 堆疊、邏輯 Die、被動元件）的嵌入，需要製作“嵌入式腔體”或將元件預先粘合，才能在同一平面內實現共面性，這是實現高良率 RDL 層製造的根本。日月光、安靠等封測大廠在重構晶圓領域積累了上千項專利，涵蓋貼片補償演算法、模塑膠流動控制及背面研磨平整化等，形成了深厚的護城河。
5. 核心工藝二：再分佈層（RDL）——奈米級互連的挑戰
RDL 是扇出封裝的中樞神經。高質量 RDL 必須同時實現細線寬、低電阻、高可靠性以及與介質層之間的強粘附。當前量產中高密度 RDL 主要採用半加成工藝 (SAP)：
- 種子層沉積： 在已開好孔的介質層上，通過 PVD 濺射約 100–300 nm 厚的 Cu 種子層，並常搭配 Ti/Cu 或 TiW/Cu 粘附/阻擋層。
- 光刻圖案化： 塗覆數十微米厚的 i-line 或 KrF 光刻膠，曝光顯影出線路溝槽。由於重構晶圓表面形貌起伏，高階封裝光刻機必須具備大焦深和套刻精度（<0.5 μm）。
- 電鍍銅： 通過酸性硫酸銅電鍍液在溝槽內填充銅，形成高度約 3–8 μm、線寬 2–10 μm 的緻密線路。
- 去膠與外蝕： 剝離光刻膠，再用快速溼法蝕刻去除暴露的種子層，避免橋接短路。
對超高密度 RDL，工藝極限被推向類似後道互連的尺度。銅雙大馬士革工藝甚至被引入，通過刻蝕介質再 CMP 整平獲得亞微米線寬，但這大幅增加了成本和工藝複雜度。為了在模塑膠基底上獲得足夠的附著力，介質層常採用低溫固化（≤200°C）的聚醯亞胺或聚苯並噁唑等光敏聚合物，其本身即可作為光刻膠，流程簡化為“塗布-曝光-顯影-固化”直接形成開口和溝槽。
RDL 的電氣效能評估涵蓋插入損耗、回波損耗及串擾。在 28 GHz 及以上毫米波應用中，細線 RDL 需要特殊的共面波導結構和低損耗介質（Df<0.005），一些領先產品已經將天線、濾波器、射頻開關與 RDL 一體化整合，建置 AiP（Antenna-in-Package）。面對大數據量 chiplet 互聯超短距離裸 die-to-die 場景，RDL 還承擔著建置超高頻寬 D2D 介面（如 UCIe）的任務，對阻抗匹配和抗串擾提出嚴苛要求，需藉助全波電磁模擬最佳化佈線拓撲。
6. 技術流派：晶片優先 vs. RDL 優先——路徑選擇與博弈
兩種主流技術路線並非簡單的工序先後，而是代表了完全不同的整合哲學和商業生態。
晶片優先（Chip-first）： 又稱模塑先行。晶片先被嵌入和固定，RDL 直接製造在晶片與模塑膠混合表面上。這帶來兩個鮮明的特點：
- 優勢： 更少的光刻對準挑戰，因為晶片已與 EMC 共面，RDL 直接連到晶片焊盤；更低的工藝成本，尤其適用於單晶片或少量同質晶片；更優的熱機械可靠性，因為晶片與 EMC 緊密結合。
- 挑戰： 面對多晶片異質整合時，不同晶片尺寸、厚度與焊盤位置的差異，要求精密的貼裝和厚膜光刻。只能使用已知良品晶片，無法進行完整封裝前測試，良率風險高。而且 RDL 的線寬受限於晶片表面的平整度，難以做到極限密度。
RDL 優先（RDL-first）： 台積電 InFO 的基石。先在光滑的臨時載板上製作多層精密 RDL，再將晶片以倒裝方式微凸點鍵合在已完成測試的 RDL 上，最後填充底部填充劑並包封。該路線將 RDL 的製造置於晶片引入之前：
- 優勢： RDL 可以在原子級平整的載板上實現超細線寬線距（量產已推進至 <1.5 μm），且可以先測試 RDL 層，淘汰不良品，避免浪費好晶片。非常適合整合多個不同來源的 chiplet，因為晶片通過微凸點與 RDL 接通，對晶片厚度差異容忍度高。
- 挑戰： 晶片鍵合與底部填充過程必須非常精密，需要熱壓鍵合或批量回流焊，對微凸點共面性和底部填充料的流動性要求嚴苛。此外，整個流程在晶圓廠完成更好，封測廠裝置匹配度低，導致台積電等晶圓廠在此領域擁有絕對話語權。
產業格局因此分裂：IDM 和封測代工廠（OSAT）如日月光、安靠、長電科技側重晶片優先及混合版本（如裸晶片面朝上晶片優先），從而延續其傳統封裝資產；而台積電以晶圓廠中道工藝優勢，強行用 RDL 優先碾壓傳統封裝，將扇出封裝重塑為“晶圓級系統整合”。
7. 平台進化：從晶圓級到面板級（FOWLP → FOPLP）
扇出封裝的商業勝利離不開持續降本。圓形的 300 mm 重構晶圓邊緣浪費大，單晶圓產出晶片數量有限。面板級扇出封裝（FOPLP）應運而生，試圖將製造平台擴大為 510×415 mm、600×600 mm 甚至 800×800 mm 的方形面板，一舉將產出率提升 3–6 倍，直接奪取中低端市場的成本競爭力。
然而，面板化帶來一系列全新工程難題：
- 大尺寸翹曲： 面板的翹曲絕對值可達釐米級，傳統的光刻機和鍵合裝置無法處理。裝置商如應用材料、佳能專門開發了超大景深步進光刻機，以及採用雷射成像的直寫光刻裝置來容忍形變。
- 模塑膠均勻性： 大面板內溫度場、流場的不均勻性導致填料分佈偏析，造成區域性 CTE 差異，進而惡化翹曲。賽默飛世爾、住友電木等開發了高流動、高均質的板級模塑膠。
- RDL 良率： 大面積 RDL 缺陷密度控制極具挑戰，一條短路缺陷便可廢掉整張面板。這就需要引入與面板產線結合的全板自動光學檢測 (AOI) 和修復技術，以及冗餘設計。
FOPLP 的陣營主要分兩派：以三星電機、日月光為代表的封測廠，傾向於開發成本低廉的面板級晶片優先方案，用於電源管理 IC、射頻 FEM 等；以 Fraunhofer IZM、IMEC 和部分面板廠（如 BOE）為首的聯盟，推動 RDL 優先的超高密度面板級封裝，目標直指大型多 chiplet 整合。雖然 FOPLP 量產尚處於早期，但 2023–2025 年間，已有超過五家主要 OSAT 宣佈量產出貨，標誌著扇出技術正衝破高階光環，向標準化、規模化生產狂奔。
8. 工程物理挑戰：翹曲、應力與對準策略
在扇出封裝中，熱機械可靠性是決定產品壽命和良率的 No.1 課題。重構晶圓在經歷多次升溫（模塑固化、介質固化、迴流焊）與降溫時，因矽（~3 ppm/°C）與 EMC（~8–12 ppm/°C）的熱膨脹係數嚴重失配，會產生介面剪下應力和整體彎曲。翹曲變形若超過光刻焦深（通常 ±10 μm 以內），將導致 RDL 線寬變異、通孔錯位甚至斷裂。業界已發展出一整套模擬-測試-工藝聯動的解決方案：
- 多尺度有限元模擬： 從分子動力學計算介面結合能，到連續介質力學模擬面板級翹曲，形成“材料-晶片-封裝-板級”全鏈數字孿生。
- 線上翹曲測量與反饋： 採用雙面投影波紋術即時採集晶圓形貌，將形貌資料前饋到光刻機進行動態聚焦補償，實現亞微米級套刻。
- 應力調控材料： 研發出負 CTE 填料（如鎢酸鋯）與 EMC 混合，或通過液晶環氧體系降低體積收縮。
- 結構設計最佳化： 在晶片周圍設計仿生吸能結構，新增緩衝層或應力引導槽，使應力集中於無害區域。對於堆疊式扇出封裝（如 Package-on-Package），更需平衡頂、底部材料以控制整體翹曲。
銅 RDL 自身的疲勞壽命也是關鍵，在溫度迴圈中，低 k 電介質處易發生介面分層。業界通過增加 RDL 側壁的粗糙度、使用氮化矽應力層覆蓋以及採用柱狀晶粒的高延展性電鍍銅，顯著提升了熱迴圈壽命（-55°C 至 +125°C，1000 次以上）。
9. 電熱協同設計：從供電到散熱的系統最佳化
高效能扇出封裝內整合數十瓦甚至上百瓦的處理器和儲存器，供電網路（PDN）與熱管理交織成設計核心。
電源完整性與 PDN： 多層 RDL 可建置緊密耦合的電源/地平面，形成垂直的“類電容”層，配合嵌入式矽溝槽電容（TSC，密度可達 >1000 nF/mm²）或平面 MIM 電容，可將高頻阻抗控制在極低水平，抑制同步開關噪聲。對於計算晶片，嵌入式電感或空芯變壓器甚至被整合到 RDL 中以實現整合的電壓調節模組（IVR），例如英特爾在 2021 年展示的 RDL 整合 Buck 電感器，電流密度達 3 A/mm²。
熱管理挑戰與創新： 扇出封裝去掉了高導熱銅基板，熱量必須穿過導熱率僅 0.4–1.0 W/m·K 的模塑膠。因此，散熱路徑被強制設計為“晶片背部直接暴露”，通過背部研磨減薄至 50–100 μm 後，與散熱金屬蓋或均熱板（Vapor Chamber）直接接觸。同時，散熱金屬柱（Thermal Via）可在封裝內垂直穿過 RDL 層將熱量匯入頂部散熱器。更有公司（如 Fraunhofer）將微流道蝕刻在 RDL 金屬層之間，以液體冷卻實現 >500 W 的散熱能力。熱-電-力多物理場協同模擬平台已成為扇出封裝設計的標準配置，確保在 0°C 至 85°C 內保持訊號時序與電源穩定性。
10. 應用深潛一：智慧手機與可穿戴裝置
移動終端是扇出封裝商業成功的最大引擎。Apple自 iPhone 7 開始，將應用處理器與移動 DRAM 通過台積電 InFO_PoP 進行扇出整合，實現了更薄的封裝體和更好的熱/電效能。典型結構是：InFO 扇出封裝體底部為 AP 晶片及 RDL，頂部直接堆疊封裝 LPDDR 儲存器，形成 PoP。扇出封裝比傳統的 FC-BGA/PoP 薄了 30% 以上，且因無基板，減小了 AP 與 DRAM 間的傳輸延遲和功耗，成為智慧手機旗艦機標配。
在 5G 射頻前端，扇出封裝可將功率放大器、低噪放、開關、濾波器等高效集成於一個模塑體內，尺寸比分立方案縮小 40% 以上，並極大降低互連損耗。可穿戴裝置（如智慧手錶、TWS 耳機）由於內部空間極度擁擠，常採用扇出 SiP，將藍牙 SoC、感測器、充電 IC、PMIC、振子驅動等一次整合在一個微型封裝中，厚度可低至 0.4 mm。
對於功耗極為敏感的 IoT 節點，扇出封裝還能實現多電壓域晶片與無源元件的協同封裝，減少板級電源噪聲，提升電池壽命。
11. 應用深潛二：高效能運算、AI 與網路晶片
隨著 Chiplet 概念火爆，扇出封裝成為多芯粒互聯的官方推薦載體之一。在 AI 訓練和推論加速卡中，圖形處理器或 AI 加速器常利用扇出 RDL 實現 die-to-die 互連，顯著降低功耗並提升頻寬。例如，AMD 的部分產品使用扇出型晶圓級封裝實現高頻寬的 Chiplet 互聯。與矽中介層相比，扇出封裝無 TSV 工藝，生產成本可以降低 30–50%，同時提供類似的低功耗短距傳輸。
網路交換器晶片、FPGA 等也對極高頻寬和低延遲互連有強烈需求。藉助超高密度扇出封裝，可在單顆封裝內整合收發器 Die、數字核心 Die 等，無需大尺寸昂貴的有機基板層數激增。同時，扇出 RDL 的低損耗特性在 112Gbps PAM4 序列鏈路上表現優異，推動 CPO（共封裝光學）的風潮，一些公司將光子 IC 與 EIC 一起扇出整合，迎接 1.6T 和更高速的光互聯時代。
在 HPC 領域，由於晶片功耗極高（>300 W），扇出封裝必須結合先進的嵌入式散熱和頂部液體冷卻，才能滿足其熱設計功耗 (TDP) 需求。三星、英特爾等均在積極開發超大尺寸多 die 扇出 + 嵌入式散熱模組的解決方案，將 Fan-out 推向極限。
12. 應用深潛三：汽車電子與高可靠性整合
汽車電動化、智慧化和網聯化催生了對高可靠性封裝的旺盛需求。扇出封裝在汽車領域的切入點是：
- ADAS 與自動駕駛域控制器： 整合高效能處理器、MCU 和儲存器，利用扇出無基板結構，增強抗振動、抗衝擊能力。同時通過較短的互連路徑和更少的焊點，提高了熱迴圈可靠性，符合 AEC-Q100 Grade 1/2 要求。
- 雷達與感測器模組： 77 GHz 毫米波雷達晶片通過扇出 AiP 技術，將天線封裝於模塑膠表面或內部，形成晶片-天線一體化，減少了 60% 的模組體積和訊號傳輸損耗。
- 電源管理與電力電子： 這是扇出封裝另一潛力區。車用 DC-DC 轉換器、電機驅動中的 GaN 或 SiC 晶片採用扇出結構，可將高功率密度、低電感要求與散熱高效結合。如英飛凌、安森美等開發了扇出型 QFN，把功率 MOSFET 和驅動 IC 整合在同一重構封裝內，電流密度提升 20% 以上。
汽車的高可靠要求（1500 次以上溫度迴圈、更高溫度執行）推動著模塑膠、RDL 材料耐熱性和介面強度的進化，也催生了晶片背部厚銅直接鍵合散熱等特殊結構。
13. 產業競爭格局：IDM、Foundry 與 OSAT 的“三國殺”
扇出封裝攪動了封裝產業的原有版圖，形成了三大陣營：
- 晶圓代工廠（台積電、三星、英特爾）： 藉助前道工藝和晶圓級製造能力，主攻超高密度 RDL 優先路線，直接將封裝變為“晶圓製造延伸”，提供從矽到封裝的整體 Turnkey 方案。台積電 InFO 和 CoWoS 協同，形成 3D Fabric 聯盟，年營收超百億美元。此舉侵蝕了傳統 OSAT 高階市場。
- 傳統 OSAT（日月光、安靠、長電科技、力成等）： 利用龐大產能、低成本封裝經驗和與大客戶關係，大力發展晶片優先和麵板級扇出，堅守中密度和同質多晶片整合市場。日月光 FOCoS、安靠 SWIFT/SLIFT 等平台支援多 chiplets，並已實現向面板過渡。其優勢在於後道彈性、多材料和快速響應。
- IDM 和襯底廠商（英飛凌、意法半導體、三星電機等）： 將扇出封裝內化為其自產器件的差異化武器，尤其在汽車與功率領域。
未來競爭格局將是“大融合”：台積電主導前端超高密度，OSAT 掌控後端大批次中低密度，雙方在中間地帶互相滲透。面板級封裝則可能吸引顯示面板廠商（如 BOE）跨界進入，以更低成本提供大尺寸扇出服務，開闢新戰場。
14. 技術地平線：亞微米 RDL、混合鍵合與 3D 扇出
扇出技術仍在快速演進，幾個變革性方向已經清晰：
- 亞微米 RDL（<1 μm L/S）： 通過採用 Extreme UV 或奈米壓印光刻，以雙大馬士革或類前道工藝製造 RDL，使單位毫米佈線密度達到 1000 條以上，相當於把晶片內區域性互連搬到封裝中，真正模糊 FEOL 與 BEOL 的界限。
- 混合鍵合（Hybrid Bonding）扇出： 打破微凸點概念，直接實現晶片到 RDL、晶片到晶片的銅-銅鍵合，間距可達亞微米級，無底部填充，極大縮短互連長度且熱阻更低。這為 3D 扇出堆疊打開了大門。
- 無基板 3D 扇出： 在封裝體內垂直堆疊多層晶片和 RDL，例如將邏輯、SRAM、DRAM 依次堆疊，層間通過極細的微凸點或混合鍵合連線，形同在封裝內建置 mini 3D SoC，比純粹 3D IC 更靈活、更便宜。
- 異質材料融合： 將 GaN、InP、玻璃基板、磁芯等材料無縫嵌入扇出模塑膠中，實現光電、射頻、功率一體化系統。
這些前沿技術預計在未來 3–7 年逐步匯入量產，使扇出封裝從當前的“先進封裝”蛻變為“系統微縮”的核心引擎，單位體積算力效率將再提升十倍以上。
15. 總結與戰略展望
扇出封裝已從一項利基技術成長為主流先進整合平台。它完美契合了後摩爾時代“以封裝補效能、以降維拓應用”的產業邏輯。從移動終端到 AI 伺服器，從汽車雷達到 IoT 節點，扇出封裝正系統性地替代傳統封裝和部分基板方案，其市場規模據 Yole Group 預測將在 2028 年突破 80 億美元。
然而，要實現這一願景，產業仍須攻克面板級翹曲、亞微米 RDL 良率、多物理場協同設計等一系列系統工程難題。對中國半導體產業鏈而言，扇出封裝更是打破高階封裝受制於人的關鍵突圍方向之一：積極版面配置高密度 RDL 工藝、面板級產線以及 Chiplet 生態，可望在異構整合時代建置自主可控的系統級競爭力。
扇出封裝的故事遠未終章。正如它的名字所示，“扇出”的不僅是 I/O 連線，更是半導體創新邊界的無限外延。在這片重構的晶圓上，下一場計算革命正在被封裝。