薄膜应力 (Film Stress)
3 秒看懂
一句话： 沉积在晶圆上的薄膜因原子排列与基底不匹配而产生内力，这种内力就是薄膜应力——它既是影响良率和可靠性的”敌人”，也是先进制程应变工程中提升载流子迁移率的”朋友”。
3 分钟产业解释
为什么薄膜应力值得写一页？
在半导体制造中，一枚晶圆从裸硅到成品芯片，要经过数十甚至上百道薄膜沉积工序（氧化、CVD、PVD、ALD……）。每层薄膜都会引入应力，应力叠加后会导致：
| 负面后果 | 产业影响 |
|---|---|
| 晶圆翘曲（Warpage） | 光刻对焦偏差、键合对准失败、EUV曝光良率下降 |
| 薄膜剥落/裂纹 | 后道工艺大面积报废 |
| 应力迁移（Stress Migration） | 互连可靠性下降，电迁移寿命缩短 |
| 栅氧化层/高k介电层应力感应 | 器件阈值电压漂移 |
但硬币的另一面——应变工程（Strain Engineering）——正是业界有意识地利用薄膜应力来提升晶体管性能的经典案例。Intel 在 90nm 节点引入的应力记忆技术（SMT）和嵌入式 SiGe 源漏，以及台积电在先进节点广泛使用的接触刻蚀停止层（CESL）应力膜，都是在”驾驭”薄膜应力。
产业价值链条简述： 薄膜应力的控制贯穿沉积设备（AMAT、Lam、TEL）、在线检测设备（KLA、Onto Innovation）、工艺开发（Foundry 工艺集成）和可靠性认证（JEDEC 标准）全链路。
15 分钟专家深入
1. 薄膜应力的物理起源
薄膜应力可拆解为两大来源：
（1）热应力（Thermal Stress）
沉积或退火温度下，薄膜与基底的热膨胀系数（CTE）不同，冷却至室温时产生失配应力。
\sigma_{thermal} = \frac{E_f}{1-\nu_f} \int_{T_{room}}^{T_{dep}} (\alpha_{sub} - \alpha_f) \, dT
其中 E_f 为薄膜弹性模量，\nu_f 为泊松比，\alpha 为 CTE。典型差异如：Si 的 CTE 约 2.6 ppm/K，SiO₂ 约 0.5 ppm/K，Cu 约 17 ppm/K，W 约 4.5 ppm/K。这种数量级差异意味着金属互连层的热应力通常远大于介质层。
（2）本征应力（Intrinsic Stress）
由薄膜生长过程中的微观结构决定，与温度无关，来源包括：
- 原子级钉扎/晶格失配： 外延薄膜因晶格常数差异产生应力（如 SiGe on Si，晶格失配 ~4.2% 为上限，实际组分可调）。
- 晶粒生长与合并： 多晶薄膜中晶粒长大时，晶界消除释放自由体积，产生拉应力（tensile）。
- 杂质/空位引入： 沉积中引入 Ar、H 等杂质或空位，可导致压应力（compressive）。
- 离子轰击效应： 溅射（PVD）工艺中，Ar⁺轰击可将原子”锤入”薄膜表面层以下，造成压应力；轰击能量是关键调控参数。
- 分子链重排： 如聚酰亚胺（PI）固化过程中的收缩应力。
定性规则： 低温 PECVD SiNₓ 通常呈压应力（因大量 H 键嵌入造成膨胀）；高温热 SiO₂ 通常呈弱压应力；溅射金属膜在低气压下趋向高压应力、高气压下趋向拉应力。
2. 应力的符号约定
| 符号 | 含义 | 物理直观 |
|---|---|---|
| σ > 0（Tensile，拉应力） | 薄膜”想收缩”但被基底约束 | 薄膜处于被拉伸状态 |
| σ < 0（Compressive，压应力） | 薄膜”想膨胀”但被基底约束 | 薄膜处于被压缩状态 |
3. Stoney 方程——应力测量的基石
Stoney (1909) 建立了薄膜应力与晶圆曲率之间的经典关系：
\sigma_f = \frac{E_s \, t_s^2}{6(1-\nu_s)\, t_f} \left(\frac{1}{R} - \frac{1}{R_0}\right)
E_s, \nu_s, t_s：基底弹性模量、泊松比、厚度t_f：薄膜厚度R_0：沉积前曲率半径，$R$：沉积后曲率半径\frac{1}{R} - \frac{1}{R_0} = \Delta \kappa：曲率变化（curvature change）
工程直觉： 12 英寸（300mm）晶圆上，应力检测设备（如 KLA 的 Film Stress 模块）能灵敏地测量低至 1μm 量级的曲率半径变化，对应应力灵敏度可达数 MPa 级别。
适用条件： Stoney 方程假设薄膜厚度远小于基底厚度（t_f \ll t_s）。在先进节点中，多层薄膜堆叠和超厚金属层可能使该假设边界变模糊，需多层薄膜扩展模型。
技术原理
4. 薄膜应力的分类与微观机制
薄膜应力 (Film Stress)
├── 热应力 (Thermal Stress)
│ └── CTE 失配 → 温度变化 → 应力（可逆）
│
├── 本征应力 (Intrinsic Stress)
│ ├── 拉应力源：晶粒合并、晶界收缩、表面能驱动
│ ├── 压应力源：原子钉扎（"atomic peening"）、杂质嵌入、
│ │ 外延晶格失配导致的膨胀约束
│ └── 应力符号和大小强烈依赖沉积条件：
│ • 温度、压力、功率、气体流量比、沉积速率
│ • 例：溅射金属在 Ar 压力增加时，
│ 从高压应力 → 经过零应力 → 转为拉应力
│ （Thornton 结构区模型 [行业共识/教科书知识]）
│
└── 外应力 (Externally Applied)
└── 封装应力、CMP 机械应力等
5. Thornton 结构区模型（SZM）
Thornton (1977) 提出的溅射薄膜微结构-应力关系，是理解 PVD 薄膜应力的经典框架：
基底温度 T_s / 熔点 T_m
低 ──────────────────────────→ 高
Ar 气压：
低 Zone T (致密纤维状, 高压应力)
↓ Zone 1 (柱状晶, 中拉应力)
高 Zone 2 (柱状晶+表面扩散, 高拉应力)
Zone 3 (体扩散, 退火再结晶)
产业意义： 在先进互连的 Ta/TaN 扩散阻挡层 PVD 工艺中，Ar 压力和偏压（bias）是调节应力的核心旋钮。过高的压应力可能导致阻挡层剥落，过高的拉应力可能导致后续 CMP 中膜层开裂。
6. CVD/ALD 薄膜应力的调控
| 工艺参数 | 对应力的典型影响 |
|---|---|
| 沉积温度 ↑ | 通常热应力贡献增大；CVD SiO₂ 可能从压应力→拉应力转变 |
| RF 功率 ↑ | 离子轰击增强，压应力增大（PECVD 场景） |
| 气体流量比（如 SiH₄/NH₃） | 改变化学计量比和 H 含量，显著影响 SiNₓ 应力 |
| 沉积速率 ↑ | 通常本征压应力增大（原子来不及弛豫） |
| 后退火 | H 脱出→应力变化；晶化→应力跃变 |
先进制程实例（定性）： 在 7nm 及以下节点的接触刻蚀停止层（CESL），业界普遍采用 PECVD 沉积高应力 SiNₓ：拉应力 SiNₓ 用于 nMOS 提升电子迁移率，压应力 SiNₓ 用于 pMOS 提升空穴迁移率。应力值可达 GPa 级别 [行业共识]，具体数值因厂商工艺而异且属核心机密。
7. 应变工程：应力的”正面利用”
这是薄膜应力在半导体工艺中最精妙的应用：
（1）嵌入式 SiGe 源漏（eSiGe）
在 pMOS 晶体管的源漏区域外延生长 Si₁₋ₓGeₓ（x 通常在 0.2–0.4 量级 [行业估算]）。由于 SiGe 晶格常数大于 Si，外延生长迫使 SiGe 在沟道方向受到压应变→Si 沟道区被”推挤”→产生单轴压应变→空穴迁移率提升。
这一技术最早由 Intel 在 90nm 节点量产引入 [行业共识]，此后成为所有先进 pMOS 的标配。
（2）应力记忆技术（SMT）
在源漏注入后沉积高应力 SiNₓ 膜并进行高温退火，应力”锁定”进沟道区，去除 SiNₓ 后仍有残余应变。主要提升 nMOS 电子迁移率。
（3）后道应力膜（Contact Etch Stop Layer, CESL）
在栅极/源漏上方沉积高应力 SiNₓ，直接对沟道施加应变。在 FinFET 时代，应力膜包裹鳍片（Fin），三维几何使应力分布更为复杂，需 TCAD 仿真精确优化。
（4）先进节点的复合应力方案
在 5nm/3nm 等节点，应力工程通常叠加使用：eSiGe + 双应力衬线（DSL: dual stress liner）+ SMT + 其他应变源，累计应变效果对迁移率的提升可达 [供应链估算] 数十个百分点。
8. 应力迁移（Stress Migration, SM）
与互连可靠性密切相关。在 Cu 互连中，高温工艺后的金属线内存在拉应力，线内空位在应力驱动下向高应力区（如线中心或 vias 下方）迁移并聚集形成空洞（void），最终导致开路失效。
JEDEC JESD22-A103 标准 对应力迁移测试有规范流程。加速条件通常为 150°C–200°C 长时间烘烤（不加电）。
关键观察： 线宽越窄、纵横比越高，应力迁移风险越大。在先进节点中（线宽 < 20nm），应力迁移是可靠性筛选的重要关卡 [行业共识]。
技术演进史
| 时期 | 关键里程碑 |
|---|---|
| 1909 | G.G. Stoney 发表经典论文，建立薄膜应力-曲率关系 |
| 1977 | J.A. Thornton 提出溅射薄膜结构区模型（SZM） |
| 1990s | STI（浅沟槽隔离）工艺中应力问题凸显——SiO₂ 填充沟槽后热应力导致衬底损伤 |
| ~2003 | Intel 90nm 节点量产引入 eSiGe 和应力记忆技术，应变工程时代开启 |
| 2005–2010 | 双应力衬线（DSL）在 65nm/45nm 节点普及 |
| 2010s | FinFET 时代到来——三维鳍片结构使应力分布高度三维化，TCAD 仿真成为必备工具 |
| 2020s | GAA/Nanosheet 架构中，内层/外层纳米片的应力状态不同，需更高精度的应变优化；后道 BEOL 层间介质应力管理因低k介电材料（k < 2.5）的机械脆弱性而更加关键 |
| 未来 | 3D 集成/HBM/先进封装中，多芯片堆叠的大面积键合层应力管理成为新挑战 |
技术路线对比
薄膜应力测量方法对比
| 方法 | 测量量 | 空间分辨率 | 适用范围 | 代表性设备厂商 |
|---|---|---|---|---|
| 晶圆曲率法（Stoney） | 全片平均应力 | ~mm 级（激光扫描） | 产线在线监控 | KLA, Onto Innovation (Rudolph) |
| X 射线衍射（XRD） | 晶面间距→应力 | ~μm 级（微束 XRD） | 外延/多晶薄膜 | Bruker, Rigaku |
| 拉曼光谱（Raman） | 声子频移→应力 | ~μm 级 | 硅衬底/外延层应力 | Horiba, Renishaw |
| 电子背散射衍射（EBSD） | 局部晶格应变 | ~nm 级 | 微观应力分布 | Oxford Instruments |
| 纳米压痕 | 硬度+弹性模量 | ~nm 压入深度 | 机械性能表征 | KLA (iMicro), Anton Paar |
| 聚焦离子束环芯钻孔（FIB-DIC） | 残余应力三维分布 | ~μm 级 | 特定结构微区应力 | Oxford Instruments |
产线实际选择： 大规模量产中最普遍的是晶圆曲率法（快速、无损、在线）。XRD 和 Raman 多用于研发和失效分析。
薄膜应力调控工艺对比
| 调控手段 | 应力调节范围（定性） | 可控性 | 适用工艺 |
|---|---|---|---|
| 沉积温度 | 宽（可翻转符号） | 好 | CVD/ALD/PVD |
| RF 功率/偏压 | 中 | 好 | PECVD, PVD |
| 工艺气体比 | 宽 | 好 | CVD (SiNₓ, SiO₂) |
| 沉积后退火 | 中（可部分弛豫） | 中 | 通用 |
| 多层膜/缓冲层 | 中 | 中 | 外延, ALD |
| 离子注入后退火 | 窄 | 较低 | 已沉积膜的应力修正 |
上下游
上游（设备与材料）
设备侧:
├── PVD 设备 (Applied Materials Endura, Lam ALTUS 等) — 应力是核心工艺指标
├── CVD/ALD 设备 (AMAT Producer, TEL Tactras 等)
├── 外延设备 (AMAT Centura, ASM Epsilon)
├── 应力检测设备 (KLA Film Stress 模块, Onto Innovation)
└── TCAD 仿真工具 (Synopsys Sentaurus, Silvaco Victory)
材料侧:
├── 特种前驱体 (SiH₄, NH₃, SiH₂Cl₂, GeH₄, WF₆...)
├── 靶材 (Cu, Ta, Ti, W 靶, 应力是靶材/溅射条件匹配的核心)
└── 低k介质材料 (SiCOH 等, 应力-机械强度平衡是关键难点)
下游（器件与封装）
器件侧:
├── 晶体管: 应变工程提升迁移率 (eSiGe, CESL, SMT)
├── 互连: 应力迁移可靠性, CMP 兼容性
├── STI: 沟槽填充应力, 鸟嘴效应
└── 高k/金属栅: 栅极应力对 Vt 的影响
封装侧:
├── 晶圆级封装 (WLP): RDL 层应力, 凸块下应力
├── 先进封装 (CoWoS, InFO): 大面积键合界面应力
├── HBM: 多层 DRAM 堆叠应力管理
└── 芯粒互连: 异质材料 CTE 失配应力
关键指标
| 指标 | 含义 | 典型数量级/范围 |
|---|---|---|
| 薄膜应力值 (σ) | 单位 MPa 或 GPa | 热氧化 SiO₂: 数百 MPa (压)；PECVD SiNₓ: 可调 -1GPa ~ +1GPa [行业估算]；溅射 Cu: 数百 MPa 量级 [行业估算] |
| 曲率变化 (Δκ) | 1/R 的变化量 | 产线标准通常监控 m⁻¹ 量级 |
| 应力梯度 (∂σ/∂t) | 沿膜厚方向应力变化 | 影响悬臂梁弯曲、MEMS 器件形变 |
| 双轴模量 E/(1-ν) | 薄膜力学刚度 | 硅 ~180 GPa [教科书]；SiO₂ ~70-80 GPa [教科书] |
| CTE 失配 Δα | 热应力的驱动力 | 单位 ppm/K，越大热应力越显著 |
| 应力迁移加速因子 | 反映 SM 寿命 | 依赖温度和线宽/几何，遵循 Arrhenius 关系 |
供需与市场数据
产业规模关联
薄膜应力本身不构成独立市场，但它是以下市场的核心工艺指标：
| 关联市场 | 估算规模 (2024) | 与薄膜应力的关系 |
|---|---|---|
| 半导体前道设备（薄膜沉积） | ~$20-25B 总设备市场中薄膜沉积占重要份额 [行业估算] | 沉积设备的工艺能力核心指标之一 |
| 在线量测设备（OCD/膜厚/应力） | 数十亿美元量级 [行业估算] | 应力检测是其中关键子类 |
| 先进封装设备 | ~$8-10B+ [行业估算] | 键合应力管理是热压键合核心挑战 |
| TCAD/EDA 仿真 | ~$2-3B [行业估算] | 应力仿真是核心模块之一 |
技术趋势对薄膜应力需求的拉动
| 技术趋势 | 对薄膜应力管理的要求 |
|---|---|
| 制程微缩 → 栅长/线宽进一步缩小 | 应力精度和局域化要求更高 |
| GAA Nanosheet | 多层纳米片间的应力状态需逐层优化 |
| 3D 集成/HBM | 多层堆叠的累积应力和翘曲管理成为良率瓶颈 |
| 低k 介质 (k < 2.5) | 机械强度和应力管理的矛盾更突出 |
| Chiplet 异质集成 | 不同材料体系（Si, GaN, InP, 有机基板）的 CTE 失配应力 |
代表公司与资本映射
| 公司 | 角色 | 与薄膜应力的关联 |
|---|---|---|
| Applied Materials (AMAT) | 沉积设备龙头 | PVD/CVD/ALD 设备应力控制能力是卖点；收购 Varian 时期离子注入也可辅助应力调控 |
| Lam Research (LRCX) | 沉积/刻蚀设备 | CVD 设备（如 VECTOR, ALTUS 系列）的应力均匀性是竞争指标 |
| Tokyo Electron (TEL) | 沉积设备 | Triase 系列等，日本先进制程客户渗透率高 |
| KLA Corporation | 在线量测 | 膜厚/应力检测模块集成在产线中，是 STI、互连等工艺的标配 |
| Onto Innovation | 在线量测 | 前身 Rudolph 在膜厚和应力测量方面有传统优势 |
| Synopsys | EDA/TCAD | Sentaurus TCAD 应力仿真模块是器件设计的标准工具 |
| 台积电 (TSMC) | Foundry | 应变工程和应力管理的工艺积累是核心竞争力之一 |
| Intel | IDM/Foundry | eSiGe/SMT/DSL 等应变技术的早期推动者 |
投资逻辑
为什么薄膜应力管理越来越重要？
-
制程微缩 → 应力控制精度指数级提升需求。 栅长/线宽每缩小一倍，对应力均匀性和可控性的要求大幅提升。应力检测设备的市场空间随先进制程扩展而增长。
-
3D 集成是新增量。 HBM 堆叠、CoWoS/InFO 等先进封装中，大面积异质材料键合的应力管理从”nice to have”变为”must have”。晶圆翘曲控制直接影响键合良率和后续光刻对准。这为应力检测和仿真工具创造了新的增量市场。
-
应变工程的持续深化。 GAA 架构中多层纳米片的应力优化比 FinFET 更为复杂，对 TCAD 应力仿真的精度和速度提出了更高要求。
-
设备/量测的壁垒。 应力测量的精度和速度直接影响产线反馈时间。具备在线应力检测能力的设备公司（KLA、Onto Innovation）受益于先进制程对监控密度的提升。
风险提示
- 薄膜应力是工艺属性而非独立产品，投资映射需通过设备/量测/EDA 公司实现
- 具体应力参数属核心工艺机密，外部难以精确跟踪各厂商的技术进步幅度
- 替代应变方案（如新材料沟道）可能改变应力工程的技术路径
常见误读纠偏
误读 ❶：“薄膜应力都是有害的，需要尽量消除”
纠偏： 这是最常见的误解。薄膜应力在应变工程中是有意引入并精确调控的核心手段。eSiGe、CESL、SMT 等技术正是利用薄膜应力来提升晶体管性能。先进制程中，应变工程对性能的提升贡献可达两位数百分比 [行业共识]。因此，关键不是”消除”应力，而是精准控制——该大的地方大，该小的地方小，该均匀的地方均匀。
误读 ❷：“Stoney 方程可以适用于所有薄膜应力计算”
纠偏： Stoney 方程有几个重要前提：(a) 薄膜厚度远小于基底厚度（t_f \ll t_s）；(b) 应力在面内均匀分布；(c) 薄膜各向同性且线弹性。在先进节点中，多层薄膜堆叠、高纵横比结构、纳米级薄膜可能使这些假设不再严格成立。此时需要使用多层 Stoney 扩展模型或有限元仿真。
误读 ❸：“应力迁移和电迁移是同一回事”
纠偏： 两者是不同的可靠性失效机制：
- 应力迁移（SM）： 由薄膜残余应力驱动空位扩散，不加电，在热烘烤条件下发生
- 电迁移（EM）： 由电流密度驱动金属原子定向迁移，需通电工作
两者虽然都导致互连空洞，但物理驱动机制、失效条件和筛选方法完全不同。应力迁移测试（JEDEC JESD22-A103）与电迁移测试（JEDEC JEP154）是独立的可靠性项目。
误读 ❹：“先进封装中薄膜应力问题不如前道重要”
纠偏： 随着 HBM、CoWoS、3D IC 的发展，封装级应力管理的重要性急剧上升。数十层 DRAM 堆叠时，TSV 周围的应力集中、大面积再布线层（RDL）的翘曲控制、异质材料（Si + 有机基板 + 底部填充胶）的 CTE 失配，都是影响良率和可靠性的关键问题。先进封装中应力仿真的需求正在快速增长。
学习路径
入门级（建立直觉）
- 教材章节： 读 Campbell《The Science and Engineering of Microelectronic Fabrication》中薄膜章节，建立应力起源的基本物理图像
- Review 论文： 搜索 “thin film stress review semiconductor” 找综述，重点关注应力-微结构-工艺参数三角关系
进阶级（理解应用）
- 应变工程专题： 研读 IEDM/VLSI Symposium 历年关于 eSiGe、CESL、SMT 的经典论文
- TCAD 应力仿真入门： 学习 Synopsys Sentaurus 或 Silvaco Victory 中的应力/应变仿真模块
- 可靠性： 了解 JEDEC JESD22-A103（应力迁移）和相关测试方法
专家级（深入机制）
- 薄膜力学理论： 读 Freund & Suresh《Thin Film Materials》（薄膜力学经典教材）
- 原子级应力模拟： 分子动力学/第一性原理方法研究薄膜本征应力
- 先进节点应变工程： 跟踪 IEDM 最新论文中 GAA 架构的应力优化策略
一句话总结
薄膜应力是半导体制造中贯穿前道到封装的”隐性变量”——它既威胁良率和可靠性，又是应变工程提升器件性能的核心杠杆；随着 3D 集成和 GAA 架构的推进，精准的应力测量、仿真和调控能力正成为先进制造的关键技术壁垒。
延伸阅读与来源
| 来源类型 | 具体资料 | 说明 |
|---|---|---|
| 经典教材 | G.G. Stoney, “The Tension of Metallic Films Deposited by Electrolysis,” Proc. R. Soc. Lond. A, 1909 | Stoney 方程原始论文 |
| 经典教材 | L.B. Freund & S. Suresh, Thin Film Materials, Cambridge University Press | 薄膜应力力学理论权威教材 |
| 经典模型 | J.A. Thornton, “High Rate Thick Film Growth,” Ann. Rev. Mater. Sci., 1977 | Thornton 结构区模型 |
| 行业标准 | JEDEC JESD22-A103 (Stress Migration) | 应力迁移测试标准 |
| 行业标准 | JEDEC JEP154 (Electromigration) | 电迁移测试标准（与 SM 对比） |
| 技术综述 | IEDM/VLSI Symposium 历年技术论文集 | 应变工程、应力迁移等专题的前沿成果 |
| 设备厂商 | Applied Materials / KLA / Onto Innovation 技术白皮书 | 薄膜沉积应力控制和在线测量的实际工程方法 |
声明： 本文中未标注具体来源的定量数据均为行业共识性估算或定性表述，不构成精确技术规格。各厂商的具体工艺参数属商业机密，本文不涉及。