薄膜應力 (Film Stress)
3 秒看懂
一句話： 沉積在晶圓上的薄膜因原子排列與基底不匹配而產生內力，這種內力就是薄膜應力——它既是影響良率和可靠性的”敵人”，也是先進製程應變工程中提升載流子遷移率的”朋友”。
3 分鐘產業解釋
為什麼薄膜應力值得寫一頁？
在半導體制造中，一枚晶圓從裸矽到成品晶片，要經過數十甚至上百道薄膜沉積工序（氧化、CVD、PVD、ALD……）。每層薄膜都會引入應力，應力疊加後會導致：
| 負面後果 | 產業影響 |
|---|---|
| 晶圓翹曲（Warpage） | 光刻對焦偏差、鍵合對準失敗、EUV曝光良率下降 |
| 薄膜剝落/裂紋 | 後道工藝大面積報廢 |
| 應力遷移（Stress Migration） | 互連可靠性下降，電遷移壽命縮短 |
| 柵氧化層/高k介電層應力感應 | 器件閾值電壓漂移 |
但硬幣的另一面——應變工程（Strain Engineering）——正是業界有意識地利用薄膜應力來提升電晶體效能的經典案例。Intel 在 90nm 節點引入的應力記憶技術（SMT）和嵌入式 SiGe 源漏，以及台積電在先進節點廣泛使用的接觸刻蝕停止層（CESL）應力膜，都是在”駕馭”薄膜應力。
產業價值鏈條簡述： 薄膜應力的控制貫穿沉積裝置（AMAT、Lam、TEL）、線上檢測裝置（KLA、Onto Innovation）、工藝開發（Foundry 工藝整合）和可靠性認證（JEDEC 標準）全鏈路。
15 分鐘專家深入
1. 薄膜應力的物理起源
薄膜應力可拆解為兩大來源：
（1）熱應力（Thermal Stress）
沉積或退火溫度下，薄膜與基底的熱膨脹係數（CTE）不同，冷卻至室溫時產生失配應力。
\sigma_{thermal} = \frac{E_f}{1-\nu_f} \int_{T_{room}}^{T_{dep}} (\alpha_{sub} - \alpha_f) \, dT
其中 E_f 為薄膜彈性模量，\nu_f 為泊松比，\alpha 為 CTE。典型差異如：Si 的 CTE 約 2.6 ppm/K，SiO₂ 約 0.5 ppm/K，Cu 約 17 ppm/K，W 約 4.5 ppm/K。這種數量級差異意味著金屬互連層的熱應力通常遠大於介質層。
（2）本徵應力（Intrinsic Stress）
由薄膜生長過程中的微觀結構決定，與溫度無關，來源包括：
- 原子級釘扎/晶格失配： 外延薄膜因晶格常數差異產生應力（如 SiGe on Si，晶格失配 ~4.2% 為上限，實際組分可調）。
- 晶粒生長與合併： 多晶薄膜中晶粒長大時，晶界消除釋放自由體積，產生拉應力（tensile）。
- 雜質/空位引入： 沉積中引入 Ar、H 等雜質或空位，可導致壓應力（compressive）。
- 離子轟擊效應： 濺射（PVD）工藝中，Ar⁺轟擊可將原子”錘入”薄膜表面層以下，造成壓應力；轟擊能量是關鍵調控引數。
- 分子鏈重排： 如聚醯亞胺（PI）固化過程中的收縮應力。
定性規則： 低溫 PECVD SiNₓ 通常呈壓應力（因大量 H 鍵嵌入造成膨脹）；高溫熱 SiO₂ 通常呈弱壓應力；濺射金屬膜在低氣壓下趨向高壓應力、高氣壓下趨向拉應力。
2. 應力的符號約定
| 符號 | 含義 | 物理直觀 |
|---|---|---|
| σ > 0（Tensile，拉應力） | 薄膜”想收縮”但被基底約束 | 薄膜處於被拉伸狀態 |
| σ < 0（Compressive，壓應力） | 薄膜”想膨脹”但被基底約束 | 薄膜處於被壓縮狀態 |
3. Stoney 方程——應力測量的基石
Stoney (1909) 建立了薄膜應力與晶圓曲率之間的經典關係：
\sigma_f = \frac{E_s \, t_s^2}{6(1-\nu_s)\, t_f} \left(\frac{1}{R} - \frac{1}{R_0}\right)
E_s, \nu_s, t_s：基底彈性模量、泊松比、厚度t_f：薄膜厚度R_0：沉積前曲率半徑，$R$：沉積後曲率半徑\frac{1}{R} - \frac{1}{R_0} = \Delta \kappa：曲率變化（curvature change）
工程直覺： 12 英寸（300mm）晶圓上，應力檢測裝置（如 KLA 的 Film Stress 模組）能靈敏地測量低至 1μm 量級的曲率半徑變化，對應應力靈敏度可達數 MPa 級別。
適用條件： Stoney 方程假設薄膜厚度遠小於基底厚度（t_f \ll t_s）。在先進節點中，多層薄膜堆疊和超厚金屬層可能使該假設邊界變模糊，需多層薄膜擴充套件模型。
技術原理
4. 薄膜應力的分類與微觀機制
薄膜應力 (Film Stress)
├── 熱應力 (Thermal Stress)
│ └── CTE 失配 → 溫度變化 → 應力（可逆）
│
├── 本徵應力 (Intrinsic Stress)
│ ├── 拉應力源：晶粒合併、晶界收縮、表面能驅動
│ ├── 壓應力源：原子釘扎（"atomic peening"）、雜質嵌入、
│ │ 外延晶格失配導致的膨脹約束
│ └── 應力符號和大小強烈依賴沉積條件：
│ • 溫度、壓力、功率、氣體流量比、沉積速率
│ • 例：濺射金屬在 Ar 壓力增加時，
│ 從高壓應力 → 經過零應力 → 轉為拉應力
│ （Thornton 結構區模型 [行業共識/教科書知識]）
│
└── 外應力 (Externally Applied)
└── 封裝應力、CMP 機械應力等5. Thornton 結構區模型（SZM）
Thornton (1977) 提出的濺射薄膜微結構-應力關係，是理解 PVD 薄膜應力的經典架構：
基底溫度 T_s / 熔點 T_m
低 ──────────────────────────→ 高
Ar 氣壓：
低 Zone T (緻密纖維狀, 高壓應力)
↓ Zone 1 (柱狀晶, 中拉應力)
高 Zone 2 (柱狀晶+表面擴散, 高拉應力)
Zone 3 (體擴散, 退火再結晶)產業意義： 在先進互連的 Ta/TaN 擴散阻擋層 PVD 工藝中，Ar 壓力和偏壓（bias）是調節應力的核心旋鈕。過高的壓應力可能導致阻擋層剝落，過高的拉應力可能導致後續 CMP 中膜層開裂。
6. CVD/ALD 薄膜應力的調控
| 工藝引數 | 對應力的典型影響 |
|---|---|
| 沉積溫度 ↑ | 通常熱應力貢獻增大；CVD SiO₂ 可能從壓應力→拉應力轉變 |
| RF 功率 ↑ | 離子轟擊增強，壓應力增大（PECVD 場景） |
| 氣體流量比（如 SiH₄/NH₃） | 改變化學計量比和 H 含量，顯著影響 SiNₓ 應力 |
| 沉積速率 ↑ | 通常本徵壓應力增大（原子來不及弛豫） |
| 後退火 | H 脫出→應力變化；晶化→應力躍變 |
先進製程例項（定性）： 在 7nm 及以下節點的接觸刻蝕停止層（CESL），業界普遍採用 PECVD 沉積高應力 SiNₓ：拉應力 SiNₓ 用於 nMOS 提升電子遷移率，壓應力 SiNₓ 用於 pMOS 提升空穴遷移率。應力值可達 GPa 級別 [行業共識]，具體數值因廠商工藝而異且屬核心機密。
7. 應變工程：應力的”正面利用”
這是薄膜應力在半導體工藝中最精妙的應用：
（1）嵌入式 SiGe 源漏（eSiGe）
在 pMOS 電晶體的源漏區域外延生長 Si₁₋ₓGeₓ（x 通常在 0.2–0.4 量級 [行業估算]）。由於 SiGe 晶格常數大於 Si，外延生長迫使 SiGe 在溝道方向受到壓應變→Si 溝道區被”推擠”→產生單軸壓應變→空穴遷移率提升。
這一技術最早由 Intel 在 90nm 節點量產引入 [行業共識]，此後成為所有先進 pMOS 的標配。
（2）應力記憶技術（SMT）
在源漏注入後沉積高應力 SiNₓ 膜並進行高溫退火，應力”鎖定”進溝道區，去除 SiNₓ 後仍有殘餘應變。主要提升 nMOS 電子遷移率。
（3）後道應力膜（Contact Etch Stop Layer, CESL）
在柵極/源漏上方沉積高應力 SiNₓ，直接對溝道施加應變。在 FinFET 時代，應力膜包裹鰭片（Fin），三維幾何使應力分佈更為複雜，需 TCAD 模擬精確最佳化。
（4）先進節點的複合應力方案
在 5nm/3nm 等節點，應力工程通常疊加使用：eSiGe + 雙應力襯線（DSL: dual stress liner）+ SMT + 其他應變源，累計應變效果對遷移率的提升可達 [供應鏈估算] 數十個百分點。
8. 應力遷移（Stress Migration, SM）
與互連可靠性密切相關。在 Cu 互連中，高溫工藝後的金屬線記憶體在拉應力，線內空位在應力驅動下向高應力區（如線中心或 vias 下方）遷移並聚集形成空洞（void），最終導致開路失效。
JEDEC JESD22-A103 標準 對應力遷移測試有規範流程。加速條件通常為 150°C–200°C 長時間烘烤（不加電）。
關鍵觀察： 線寬越窄、縱橫比越高，應力遷移風險越大。在先進節點中（線寬 < 20nm），應力遷移是可靠性篩選的重要關卡 [行業共識]。
技術演進史
| 時期 | 關鍵里程碑 |
|---|---|
| 1909 | G.G. Stoney 發表經典論文，建立薄膜應力-曲率關係 |
| 1977 | J.A. Thornton 提出濺射薄膜結構區模型（SZM） |
| 1990s | STI（淺溝槽隔離）工藝中應力問題凸顯——SiO₂ 填充溝槽後熱應力導致襯底損傷 |
| ~2003 | Intel 90nm 節點量產引入 eSiGe 和應力記憶技術，應變工程時代開啟 |
| 2005–2010 | 雙應力襯線（DSL）在 65nm/45nm 節點普及 |
| 2010s | FinFET 時代到來——三維鰭片結構使應力分佈高度三維化，TCAD 模擬成為必備工具 |
| 2020s | GAA/Nanosheet 架構中，內層/外層奈米片的應力狀態不同，需更高精度的應變最佳化；後道 BEOL 層間介質應力管理因低k介電材料（k < 2.5）的機械脆弱性而更加關鍵 |
| 未來 | 3D 整合/HBM/先進封裝中，多晶片堆疊的大面積鍵合層應力管理成為新挑戰 |
技術路線對比
薄膜應力測量方法對比
| 方法 | 測量量 | 空間解析度 | 適用範圍 | 代表性裝置廠商 |
|---|---|---|---|---|
| 晶圓曲率法（Stoney） | 全片平均應力 | ~mm 級（雷射掃描） | 產線線上監控 | KLA, Onto Innovation (Rudolph) |
| X 射線衍射（XRD） | 晶面間距→應力 | ~μm 級（微束 XRD） | 外延/多晶薄膜 | Bruker, Rigaku |
| 拉曼光譜（Raman） | 聲子頻移→應力 | ~μm 級 | 矽襯底/外延層應力 | Horiba, Renishaw |
| 電子背散射衍射（EBSD） | 區域性晶格應變 | ~nm 級 | 微觀應力分佈 | Oxford Instruments |
| 奈米壓痕 | 硬度+彈性模量 | ~nm 壓入深度 | 機械效能表徵 | KLA (iMicro), Anton Paar |
| 聚焦離子束環芯鑽孔（FIB-DIC） | 殘餘應力三維分佈 | ~μm 級 | 特定結構微區應力 | Oxford Instruments |
產線實際選擇： 大規模量產中最普遍的是晶圓曲率法（快速、無損、線上）。XRD 和 Raman 多用於研發和失效分析。
薄膜應力調控工藝對比
| 調控手段 | 應力調節範圍（定性） | 可控性 | 適用工藝 |
|---|---|---|---|
| 沉積溫度 | 寬（可翻轉符號） | 好 | CVD/ALD/PVD |
| RF 功率/偏壓 | 中 | 好 | PECVD, PVD |
| 工藝氣體比 | 寬 | 好 | CVD (SiNₓ, SiO₂) |
| 沉積後退火 | 中（可部分弛豫） | 中 | 通用 |
| 多層膜/緩衝層 | 中 | 中 | 外延, ALD |
| 離子注入後退火 | 窄 | 較低 | 已沉積膜的應力修正 |
上下游
上游（裝置與材料）
裝置側:
├── PVD 裝置 (Applied Materials Endura, Lam ALTUS 等) — 應力是核心工藝指標
├── CVD/ALD 裝置 (AMAT Producer, TEL Tactras 等)
├── 外延裝置 (AMAT Centura, ASM Epsilon)
├── 應力檢測裝置 (KLA Film Stress 模組, Onto Innovation)
└── TCAD 模擬工具 (Synopsys Sentaurus, Silvaco Victory)
材料側:
├── 特種前驅體 (SiH₄, NH₃, SiH₂Cl₂, GeH₄, WF₆...)
├── 靶材 (Cu, Ta, Ti, W 靶, 應力是靶材/濺射條件匹配的核心)
└── 低k介質材料 (SiCOH 等, 應力-機械強度平衡是關鍵難點)下游（器件與封裝）
器件側:
├── 電晶體: 應變工程提升遷移率 (eSiGe, CESL, SMT)
├── 互連: 應力遷移可靠性, CMP 相容性
├── STI: 溝槽填充應力, 鳥嘴效應
└── 高k/金屬柵: 柵極應力對 Vt 的影響
封裝側:
├── 晶圓級封裝 (WLP): RDL 層應力, 凸塊下應力
├── 先進封裝 (CoWoS, InFO): 大面積鍵合介面應力
├── HBM: 多層 DRAM 堆疊應力管理
└── 芯粒互連: 異質材料 CTE 失配應力關鍵指標
| 指標 | 含義 | 典型數量級/範圍 |
|---|---|---|
| 薄膜應力值 (σ) | 單位 MPa 或 GPa | 熱氧化 SiO₂: 數百 MPa (壓)；PECVD SiNₓ: 可調 -1GPa ~ +1GPa [行業估算]；濺射 Cu: 數百 MPa 量級 [行業估算] |
| 曲率變化 (Δκ) | 1/R 的變化量 | 產線標準通常監控 m⁻¹ 量級 |
| 應力梯度 (∂σ/∂t) | 沿膜厚方向應力變化 | 影響懸臂樑彎曲、MEMS 器件形變 |
| 雙軸模量 E/(1-ν) | 薄膜力學剛度 | 矽 ~180 GPa [教科書]；SiO₂ ~70-80 GPa [教科書] |
| CTE 失配 Δα | 熱應力的驅動力 | 單位 ppm/K，越大熱應力越顯著 |
| 應力遷移加速因子 | 反映 SM 壽命 | 依賴溫度和線寬/幾何，遵循 Arrhenius 關係 |
供需與市場資料
產業規模關聯
薄膜應力本身不構成獨立市場，但它是以下市場的核心工藝指標：
| 關聯市場 | 估算規模 (2024) | 與薄膜應力的關係 |
|---|---|---|
| 半導體前道裝置（薄膜沉積） | ~$20-25B 總裝置市場中薄膜沉積佔重要份額 [行業估算] | 沉積裝置的工藝能力核心指標之一 |
| 線上量測裝置（OCD/膜厚/應力） | 數十億美元量級 [行業估算] | 應力檢測是其中關鍵子類 |
| 先進封裝裝置 | ~$8-10B+ [行業估算] | 鍵合應力管理是熱壓鍵合核心挑戰 |
| TCAD/EDA 模擬 | ~$2-3B [行業估算] | 應力模擬是核心模組之一 |
技術趨勢對薄膜應力需求的拉動
| 技術趨勢 | 對薄膜應力管理的要求 |
|---|---|
| 製程微縮 → 柵長/線寬進一步縮小 | 應力精度和局域化要求更高 |
| GAA Nanosheet | 多層奈米片間的應力狀態需逐層最佳化 |
| 3D 整合/HBM | 多層堆疊的累積應力和翹曲管理成為良率瓶頸 |
| 低k 介質 (k < 2.5) | 機械強度和應力管理的矛盾更突出 |
| Chiplet 異質整合 | 不同材料體系（Si, GaN, InP, 有機基板）的 CTE 失配應力 |
代表公司與資本對映
| 公司 | 角色 | 與薄膜應力的關聯 |
|---|---|---|
| Applied Materials (AMAT) | 沉積裝置龍頭 | PVD/CVD/ALD 裝置應力控制能力是賣點；收購 Varian 時期離子注入也可輔助應力調控 |
| Lam Research (LRCX) | 沉積/刻蝕裝置 | CVD 裝置（如 VECTOR, ALTUS 系列）的應力均勻性是競爭指標 |
| Tokyo Electron (TEL) | 沉積裝置 | Triase 系列等，日本先進製程客戶滲透率高 |
| KLA Corporation | 線上量測 | 膜厚/應力檢測模組整合在產線中，是 STI、互連等工藝的標配 |
| Onto Innovation | 線上量測 | 前身 Rudolph 在膜厚和應力測量方面有傳統優勢 |
| Synopsys | EDA/TCAD | Sentaurus TCAD 應力模擬模組是器件設計的標準工具 |
| 台積電 (TSMC) | Foundry | 應變工程和應力管理的工藝積累是核心競爭力之一 |
| Intel | IDM/Foundry | eSiGe/SMT/DSL 等應變技術的早期推動者 |
投資邏輯
為什麼薄膜應力管理越來越重要？
-
製程微縮 → 應力控制精度指數級提升需求。 柵長/線寬每縮小一倍，對應力均勻性和可控性的要求大幅提升。應力檢測裝置的市場空間隨先進製程擴充套件而增長。
-
3D 整合是新增量。 HBM 堆疊、CoWoS/InFO 等先進封裝中，大面積異質材料鍵合的應力管理從”nice to have”變為”must have”。晶圓翹曲控制直接影響鍵合良率和後續光刻對準。這為應力檢測和模擬工具創造了新的增量市場。
-
應變工程的持續深化。 GAA 架構中多層奈米片的應力最佳化比 FinFET 更為複雜，對 TCAD 應力模擬的精度和速度提出了更高要求。
-
裝置/量測的壁壘。 應力測量的精度和速度直接影響產線反饋時間。具備線上應力檢測能力的裝置公司（KLA、Onto Innovation）受益於先進製程對監控密度的提升。
風險提示
- 薄膜應力是工藝屬性而非獨立產品，投資對映需通過裝置/量測/EDA 公司實現
- 具體應力引數屬核心工藝機密，外部難以精確追蹤各廠商的技術進步幅度
- 替代應變方案（如新材料溝道）可能改變應力工程的技術路徑
常見誤讀糾偏
誤讀 ❶：“薄膜應力都是有害的，需要儘量消除”
糾偏： 這是最常見的誤解。薄膜應力在應變工程中是有意引入並精確調控的核心手段。eSiGe、CESL、SMT 等技術正是利用薄膜應力來提升電晶體效能。先進製程中，應變工程對效能的提升貢獻可達兩位數百分比 [行業共識]。因此，關鍵不是”消除”應力，而是精準控制——該大的地方大，該小的地方小，該均勻的地方均勻。
誤讀 ❷：“Stoney 方程可以適用於所有薄膜應力計算”
糾偏： Stoney 方程有幾個重要前提：(a) 薄膜厚度遠小於基底厚度（t_f \ll t_s）；(b) 應力在面內均勻分佈；(c) 薄膜各向同性且線彈性。在先進節點中，多層薄膜堆疊、高縱橫比結構、奈米級薄膜可能使這些假設不再嚴格成立。此時需要使用多層 Stoney 擴充套件模型或有限元模擬。
誤讀 ❸：“應力遷移和電遷移是同一回事”
糾偏： 兩者是不同的可靠性失效機制：
- 應力遷移（SM）： 由薄膜殘餘應力驅動空位擴散，不加電，在熱烘烤條件下發生
- 電遷移（EM）： 由電流密度驅動金屬原子定向遷移，需通電工作
兩者雖然都導致互連空洞，但物理驅動機制、失效條件和篩選方法完全不同。應力遷移測試（JEDEC JESD22-A103）與電遷移測試（JEDEC JEP154）是獨立的可靠性專案。
誤讀 ❹：“先進封裝中薄膜應力問題不如前道重要”
糾偏： 隨著 HBM、CoWoS、3D IC 的發展，封裝級應力管理的重要性急劇上升。數十層 DRAM 堆疊時，TSV 周圍的應力集中、大面積再佈線層（RDL）的翹曲控制、異質材料（Si + 有機基板 + 底部填充膠）的 CTE 失配，都是影響良率和可靠性的關鍵問題。先進封裝中應力模擬的需求正在快速增長。
學習路徑
入門級（建立直覺）
- 教材章節： 讀 Campbell《The Science and Engineering of Microelectronic Fabrication》中薄膜章節，建立應力起源的基本物理影像
- Review 論文： 搜尋 “thin film stress review semiconductor” 找綜述，重點關注應力-微結構-工藝引數三角關係
進階級（理解應用）
- 應變工程專題： 研讀 IEDM/VLSI Symposium 歷年關於 eSiGe、CESL、SMT 的經典論文
- TCAD 應力模擬入門： 學習 Synopsys Sentaurus 或 Silvaco Victory 中的應力/應變模擬模組
- 可靠性： 瞭解 JEDEC JESD22-A103（應力遷移）和相關測試方法
專家級（深入機制）
- 薄膜力學理論： 讀 Freund & Suresh《Thin Film Materials》（薄膜力學經典教材）
- 原子級應力模擬： 分子動力學/第一性原理方法研究薄膜本徵應力
- 先進節點應變工程： 追蹤 IEDM 最新論文中 GAA 架構的應力最佳化策略
一句話總結
薄膜應力是半導體制造中貫穿前道到封裝的”隱性變數”——它既威脅良率和可靠性，又是應變工程提升器件效能的核心槓桿；隨著 3D 整合和 GAA 架構的推進，精準的應力測量、模擬和調控能力正成為先進製造的關鍵技術壁壘。
延伸閱讀與來源
| 來源型別 | 具體資料 | 說明 |
|---|---|---|
| 經典教材 | G.G. Stoney, “The Tension of Metallic Films Deposited by Electrolysis,” Proc. R. Soc. Lond. A, 1909 | Stoney 方程原始論文 |
| 經典教材 | L.B. Freund & S. Suresh, Thin Film Materials, Cambridge University Press | 薄膜應力力學理論權威教材 |
| 經典模型 | J.A. Thornton, “High Rate Thick Film Growth,” Ann. Rev. Mater. Sci., 1977 | Thornton 結構區模型 |
| 行業標準 | JEDEC JESD22-A103 (Stress Migration) | 應力遷移測試標準 |
| 行業標準 | JEDEC JEP154 (Electromigration) | 電遷移測試標準（與 SM 對比） |
| 技術綜述 | IEDM/VLSI Symposium 歷年技術論文集 | 應變工程、應力遷移等專題的前沿成果 |
| 裝置廠商 | Applied Materials / KLA / Onto Innovation 技術白皮書 | 薄膜沉積應力控制和線上測量的實際工程方法 |
宣告： 本文中未標註具體來源的定量資料均為行業共識性估算或定性表述，不構成精確技術規格。各廠商的具體工藝引數屬商業機密，本文不涉及。