Forksheet 晶体管

# Forksheet 晶体管

**所属链路：** AI 产业链 > 半导体基础设施 > 芯片制造工艺 > 晶体管架构创新
**关键数据口径说明：** 本文中的财务、市场份额、产能及技术参数数据均源自2023-2024年公开披露的行业报告、企业财报、学术会议（如 IEDM、VLSI）及研究机构（如 IMEC）资料。所有数据均已明确标注年份和来源口径。对于无法核实或各方数据存在显著冲突的信息，均以“公开资料未见”或“数据存在分歧”进行标注。


## 1. 核心摘要：重塑2nm以下逻辑微缩的锚点

自集成电路诞生以来，逻辑晶体管的结构迭代始终沿着“增强栅极控制力”和“提升集成密度”两条主线推进。当 FinFET 在5nm/3nm节点逐渐触及物理极限，纳米片（Nanosheet）环绕栅极晶体管凭借更优的静电完整性，成为当前3nm/2nm量产节点的标准架构。然而，产业界对算力密度的渴求并未止步。在2nm之后，单纯依靠光刻分辨率的提升或沟道厚度的减薄已难以为继，工艺与设计的协同优化必须从器件级结构的根本创新中寻找答案。

Forksheet晶体管正是这一背景下的破局之作。由比利时微电子研究中心（IMEC）在2019年首次提出，并于2023年系统披露其工艺集成方案，这个结构被业界视为将纳米片技术推向亚1nm节点的“关键桥梁”。其核心思想在于，通过一道物理绝缘墙将N型和P型晶体管的沟道集成在同一鳍状单元中，消除传统N/P对之间必需的隔离空间，从而在不依赖光刻精度提升的前提下，直接将标准单元面积压缩10%–15%（IMEC 2023年公开实验数据）。这一增益对于高性能计算（HPC）、云端AI训练芯片和下一代旗舰移动SoC而言，意味着在相同功耗下能集成更多晶体管，或是在同等面积下获得更优的能效比。

本报告将从技术演进逻辑、器件物理、工艺集成挑战、设计技术协同优化（DTCO）、产业化时间表、竞争格局以及未来演化路径等维度，对Forksheet晶体管进行全景式剖析，揭示其在“后2nm时代”逻辑微缩中的战略价值与技术风险。

## 2. 微缩的十字路口：从FinFET到纳米片再到Forksheet

逻辑晶体管的演化史，本质上是一场围绕“栅极静电场对沟道载流子控制效率”的竞赛。平面MOSFET在28nm之后，因严重的短沟道效应而难以为继；FinFET通过将沟道竖立成立体“鳍”，让栅极三面包围，大大提升了控制能力，支撑了从22nm到5nm的十余年繁荣。然而，当鳍的宽度减薄至数纳米级别，沟道的横截面形状和掺杂均匀性变得难以控制，且器件性能对界面粗糙度的敏感度急剧上升。

纳米片（或称GAA）技术在3nm/2nm节点接过接力棒。它将沟道由鳍片转变为水平堆叠的硅纳米薄片，让栅极金属环绕每一片沟道的四个侧面，实现了栅极的全包围。台积电在2022年量产N2（纳米片）节点，三星则在3nm GAE节点率先采用多桥-通道FET（MBCFET™）。这两个巨头的量产数据表明，纳米片相比FinFET，在同等功耗下可提升约20%–30%的驱动电流，或将漏电流降低一个数量级。然而，纳米片仍留有一个结构缺陷：N型和P型晶体管必须彼此物理分离，两个器件的沟道之间要留出足够的空间供栅极切割和隔离。这个隔离区域既不贡献开关功能，又占用了宝贵的面积预算，成为制约集成密度进一步提升的瓶颈。

Forksheet正是为解决这一效率损失而生。它将N型和P型器件的纳米片沟道分别放置在同一个垂直鳍的两侧，中间以一道几十纳米厚的绝缘墙隔开。这个创新使得N/P单元可以“背靠背”共用一个隔离空间，从而将标准单元的高度（Track Height）降低到前所未有的水平。IMEC的模拟预测，Forksheet相较于第一代纳米片，能将6轨标准单元的轨数降至5轨甚至更低，使逻辑晶体管密度突破350 MTr/mm²。这一跃升，是在不依赖更短光刻波长或更极端CD的条件下实现的，因而被视为延长极紫外（EUV）光刻生命周期、降低工艺复杂度的有效路径。

## 3. Forksheet器件结构与工作原理的深度解构

从三维器件图像来看，Forksheet可以理解为一个在垂直方向被“劈开”的双层纳米片阵列。其完整结构从下至上包含：底部绝缘层、垂直介质墙、两侧悬浮的多片硅沟道、以及四面包裹的高K金属栅极堆叠。具体来说：

- **介质墙**：通常由氮化硅（SiN）或碳氮化硅（SiCN）等低应力、高台阶覆盖性的介质构成，厚度在10–20 nm量级，贯穿整个鳍片高度。它不仅提供了物理隔离，更起到支撑两侧沟道结构的作用，防止在牺牲层释放时的坍塌。
- **N/P沟道分区**：介质墙左侧的所有纳米片指定为N型FET的沟道，右侧为P型FET的沟道。虽然两个器件的栅极分别独立，但由于共享同一个鳍单元，它们的间距被压缩到极限。
- **栅极环绕**：高K介电层（如HfO₂）和功函数金属层通过原子层沉积（ALD）工艺，顺着沟道四周生长，实现全包围。N型和P型器件需要不同的功函数金属（如TiAlC用于N型，TiN用于P型），因此栅极金属的沉积和刻蚀必须在两侧分别进行精准的对准和隔离，这给工艺带来了巨大挑战。

工作原理上，Forksheet继承了纳米片的所有静电优势——由于沟道厚度和宽度均可独立调节，漏电通道被深度耗尽。更关键的是，绝缘墙的存在大幅削减了N/P之间的寄生电容。在传统的N/P对中，两个沟道之间不但有物理间距，还有栅极侧壁相对形成的寄生电容，在高频开关时会产生显著的无功功耗。Forksheet的介质墙将寄生耦合降低50%以上（IMEC 2023年IEDM论文数据），使得动态功耗得以优化。同时，墙体的隔离也抑制了闩锁（latch-up）等寄生效应，提高了逻辑单元的噪声容限。

## 4. 关键工艺模块：从鳍片形成到绝缘墙填充

Forksheet的制造工艺流程建立在纳米片工艺基础之上，但新增了若干至关重要的模块，尤其以绝缘墙的形成最为棘手。整体流程可分解为以下步骤：

1. **超晶格外延与鳍片构图**：在硅衬底上，通过选择性外延依次交替生长硅和硅锗（SiGe）多层膜，层数和厚度取决于目标沟道数量。然后，通过EUV光刻和反应离子刻蚀（RIE）定义高深宽比的鳍片阵列。这一步骤与纳米片类似，但对鳍片形状的垂直度和侧壁粗糙度要求更高，因为后续介质墙的刻蚀将以此为模板。

2. **绝缘墙沟槽刻蚀（核心难点）**：这是一个高深宽比（>10:1）的各向异性刻蚀过程。必须在鳍片正中央垂直挖出一道狭窄且深度贯穿整个超晶格的沟槽，且不能损坏两侧的Si/SiGe叠层。刻蚀选择比和侧壁钝化控制极为苛刻，任何微小的侧蚀都会导致N/P沟道的宽度不对称，直接影响阈值电压匹配。目前公开研究主要采用基于氯/氟混合等离子体的深反应离子刻蚀（DRIE），并结合原子层刻蚀（ALE）实现埃级精度。

3. **介质墙填充**：沟槽形成后，需要立即以绝缘介质无孔洞填充。原子层沉积（ALD）凭借其近乎100%的台阶覆盖能力成为不二之选。填充材料除了绝缘性，还要求极低的应力，以避免鳍片弯曲。填充后，表面多余的介质需通过化学机械抛光（CMP）移除，恢复平坦表面。

4. **牺牲层释放与沟道悬浮**：此步骤与纳米片工艺相似，通过高选择性湿法刻蚀（如使用醋酸/氢氟酸/过氧化氢混合液）完全移除SiGe牺牲层，使介质墙两侧剩余的硅片悬浮起来，形成独立的沟道片。与纳米片不同的是，悬浮后的沟道片一端连接在介质墙上，另一端锚定于源/漏区域，其机械稳定性是一大考验。

5. **栅极堆叠与双功函数集成**：释放后的纳米片表面经臭氧处理形成界面层后，ALD沉积高K/金属栅极。N型与P型器件的功函数金属需分别沉积，这要求对其中一侧进行掩膜保护，另一侧选择性生长或选择性刻蚀。在对立两侧距离仅几十纳米的情况下实现图案化，对光刻对准精度和刻蚀选择性提出了史无前例的要求。

## 5. 材料体系的抉择：沟道、墙体与界面工程

Forksheet的性能表现高度依赖于材料界面的原子级质量。其材料体系可以拆解为三大部分：

**沟道材料**：N型沟道大多沿用（100）晶面的硅，以获得最高的电子迁移率。而P型沟道为提升空穴迁移率，业界广泛采用硅锗（SiGe）作为沟道材料，甚至探索混入少量锡（GeSn）以实现更高的压缩应变。IMEC的测试表明，在SiGe沟道中压缩应变增强，可将空穴迁移率提升至纯硅的2倍以上。然而，SiGe与硅之间的热膨胀系数失配，以及与高K介质界面的缺陷密度控制，仍是优化重点。

**绝缘墙材料**：氮化硅（SiN）因优异的绝缘性、高温稳定性和成熟度成为首选。但为了降低墙壁线间的寄生电容，研究者也在探索低K介质，如SiBCN或SiOCN。低K介质可进一步减少墙两侧N/P器件之间的交流串扰，但必须平衡其机械模量与热导率，防止在后续高温退火中产生应力裂纹。

**界面与栅极堆叠**：沟道与高K介质之间的界面层通常由化学氧化形成的SiO₂或SiGeOₓ构成，其厚度和缺陷密度至关重要。Forksheet结构中，界面层需要在狭窄间隙内均匀形成，而介质墙的存在会影响臭氧或过氧化氢等氧化剂的扩散路径，容易造成非均匀氧化。此外，对于P型器件，SiGe沟道表面更容易形成高缺陷密度的GeOₓ，需要引入Si帽层进行钝化，这进一步增加了工艺的复杂性。功函数金属的选择和沉积顺序，也必须与N/P两侧的阈值电压目标精密匹配，通常需要三种以上的金属叠层组合来实现多种阈值选项。

## 6. 面积与密度：从轨高压缩到DTCO的乘数效应

Forksheet最直观的价值体现为标准单元面积的缩减。在数字电路设计中，标准单元的宽度由光刻图形的最小间距决定，高度则记录为“轨高”（Track Height），通常以金属极间距（M2P）为单位。纳米片技术已能将高性能标准单元降低至6轨高度，若要进一步缩减至5轨甚至4.5轨，就必须打破N/P间距的限制。

Forksheet通过将N/P共享同一鳍片，内部隔离间距被集成进一套单元，使得设计师可以在同样轨高下布置更宽的沟道以提升驱动电流，或在维持同等电流的前提下压缩轨高。据IMEC在2023年发布的数据，采用Forksheet的5轨标准单元，相较于6轨纳米片单元，在获得同等性能裕量时，面积可缩小约20%。如果进一步与埋入式电源轨（BPR，Buried Power Rail）技术结合，将电源分配网络从晶圆正面移至背面，还可解放正面布线资源，实现更为极限的面积微缩。业界预计，Forksheet+BPR的组合方案有望在2nm后期或1.4nm节点将逻辑密度推升至350–380 MTr/mm²。

面积缩减的乘数效应还体现在设计技术协同优化（DTCO）层面。在纳米片时代，单元面积已逼近物理极限，设计规则复杂化导致许多理论密度提升在芯片级实现时打了折扣。Forksheet的对称结构和更宽松的栅极切割窗口，有助于简化设计规则，减少多边形畸变，从而在芯片整体级别实现更高的有效密度。台积电、三星和英特尔在各自的技术论坛中均强调了DTCO在新器件导入中的关键作用，并暗示未来工艺节点的性能增益将有超过40%来自DTCO优化，而不仅仅是器件尺寸的缩小。

## 7. 性能与功耗的系统性权衡

在性能维度，Forksheet具备几点天然优势。首先，由于其N/P器件紧邻，信号路径缩短，驱动信号的传输延迟降低。其次，介质墙有效屏蔽了N/P之间的交叉寄生，这使得在动态翻转时，带电节点的能量耗散降低。根据IMEC的TCAD仿真结果，在相同有效沟道宽度和过驱动电压下，Forksheet环形振荡器的门延迟可比纳米片降低10%左右，动态功耗降低15%以上。

对于大规模SoC，功耗优势更为突出。高性能CPU和GPU中，大量的标准单元密集排列，N/P间的串扰会转换为额外的翻转功耗。Forksheet的隔离特性使得这个分量大幅下降，同时，面积缩减带来的互联线长度减少，也进一步削减了中继器数量和互联功耗。在移动应用场景，这意味着电池续航的直接提升；在数据中心，则意味着每瓦性能的改善，这对切合AI计算的能效比要求至关重要。

然而，性能增益并非零代价。由于N/P沟道共墙，墙体的热传导会形成一个额外的热串扰路径。N管和P管频繁开关时，局部热点可能导致热载流子注入和偏置温度不稳定性（BTI）加剧，从而影响长期可靠性。所以，Forksheet的量产不仅需要优化电学特性，还需结合热管理技术和动态偏置算法进行系统级协同设计。目前，IMEC和IBM的联合团队正在研究利用背面供电网络作为散热路径，以缓解器件级热累积。

## 8. 从实验室到晶圆厂：量产时间表与主要玩家的竞赛

全球三大先进逻辑芯片制造商——台积电、三星和英特尔——均已将GAA及演化结构列为2nm及以下节点的战略核心。截至目前，关于Forksheet技术的公开量产时间表仍主要来自IMEC的路线图展望，而非具体公司官方声明，但行业分析师普遍依据各项进展进行推测。

IMEC在2023年已完成Forksheet器件的工艺集成验证，并展示了功能完好的SRAM单元。其路线图预计该技术可在2027年前完成全套工艺模块开发，并在2028–2029年间移交给制造伙伴进行风险试产。台积电虽然尚未公开命名其2nm之后的技术节点（外界推测为A14节点，预计2027年量产）会直接采用Forksheet还是延续纳米片演进版，但专利分析显示，台积电已积累了大量与“分裂沟道”、“双沟道隔离”相关的发明，这被广泛解读为Forksheet或类似 CFET（互补式场效应晶体管）的布局。

三星在2022年抢先推出3nm GAE节点的MBCFET，积累了丰富的GAA量产经验，并在2023年VLSI会议上展示了其后续2nm工艺的纳米片改进。三星逻辑代工业务当前的任务是巩固GAA的良率，其为2027年及以后规划的下一代器件极有可能融合Forksheet思想。英特尔则公布了其“Intel 20A”（相当于2nm）和“Intel 18A”节点的RibbonFET（英特尔对纳米片的品牌化），并公布将于2024年下半年量产RibbonFET和PowerVia背面供电。对于18A之后的节点，英特尔也在探索更进一步的沟道分割技术。整体来看，Forksheet或类似概念的核心工艺模块有望在2028年前后进入主要晶圆厂的风险量产阶段，成为1.4nm或1nm节点的候选核心架构。

## 9. 设计协同与EDA生态的重塑

相比于器件本身的物理实现，Forksheet对电子设计自动化（EDA）工具和标准单元库的冲击更为深远。纳米片技术已经迫使EDA工具从FinFET的矩形沟道模型向弧状全包围模型转型，而Forksheet更是引入了一个双区、非均匀耦合的寄生网络。提取寄生参数时，不仅要考虑每片沟道与栅极之间的电容，还必须精确计算通过介质墙的共电容以及相邻单元之间的交叉耦合。

标准单元库需从根本上重新设计。由于N/P器件现在处于同一鳍片内，原有的“NWell-PWell”平面隔离概念被垂直隔离取代，相关设计规则如阱接触间距、闩锁防护规则都将大幅简化或取消，但新的约束条件如墙体应力、热串扰等需要新的检查项。Synopsys和Cadence等EDA巨头已联合IMEC展开DTCO研究，试图建立精确的紧凑模型（compact model），以便电路设计师能在早期就评估功耗和时序。一套成熟的PDK（工艺设计套件）的开发周期往往需要2-3年，因此整个EDA生态需要前置布局，才能与2028年的风险量产同步。

## 10. 经济性议题：制造成本与投资回报

晶体管创新的落地，不仅关乎技术可行性，更离不开经济账。Forksheet在理论上的密度增益会直接转化为每个晶体管成本的下降。然而，工艺模块的增加——尤其是高深宽比介质墙刻蚀和双功函数图案化——将大幅提高单晶圆制造时间与设备资本支出。

据半导体设备供应商估计，引入Forksheet需要在现有的纳米片产线中额外增加5–8个工艺步骤，包括ALE刻蚀、ALD填充及多次光刻/刻蚀的对准。高深宽比刻蚀和超高选择性剥离对设备的损耗更大，维护周期缩短。这会使单晶圆制造成本上升15%–25%。但另一方面，如果Forksheet能在相同光刻节点下实现≥20%的晶体管密度提升，那么每个晶体管的净成本可能仍会下降约10%以上，从而延续摩尔定律的经济曲线。

从晶圆厂的投资角度，Forksheet是对已有纳米片产线的升级，而非颠覆性重建。这意味着三星等已率先投资GAA产能的企业，其转换成本可能低于从头建设CFET产线。因此，Forksheet被视为一种更具性价比的过渡方案，可以利用现有大部分设备，在纳米片与未来堆叠沟道（如CFET）之间架起桥梁，缓冲巨额资本开支压力。

## 11. 竞争路线：Forksheet vs. 垂直堆叠CFET

在展望Forksheet之时，不能不提及另一个并行构想——互补式场效应晶体管（CFET）。CFET通过将N型沟道和P型沟道在垂直方向直接堆叠，完全消除横向间距，理论上能实现极限面积缩减（预计可再缩减20%–30%）。然而，CFET的制造复杂度呈指数级上升：需要多次外延、选择性沟道释放以及上下沟道的不对称集成，这些都超出了现有的大规模制造能力。

Forksheet可以视为通往CFET的“半步”。它在保持绝大部分纳米片工艺设备兼容性的同时，引入了垂直隔离墙概念，为未来垂直堆叠积累了关键的工艺经验。业界普遍认为，Forksheet将在2nm后期至1.4nm节点发挥主引擎作用，而CFET可能要到1nm或更晚才能规模化商用。因此，Forksheet不仅是微缩的推动者，更是工艺平稳演进的战略支点。

## 12. 供应链准备：设备、材料与检测新需求

Forksheet的量产将对半导体设备供应链产生连锁拉动效应。首先，原子层刻蚀（ALE）和深反应离子刻蚀（DRIE）设备的需求将激增，因为介质墙沟槽刻蚀需达到亚纳米级的轮廓控制精度。泛林半导体（Lam Research）和应用材料（Applied Materials）正开发专用腔体和终点检测系统，以适应高深宽比、低损伤的刻蚀要求。

检测与计量方面，由于沟道被包裹在介质墙和栅极内部，光学检测方法几乎失效。必须依赖高分辨透射电镜（TEM）、电子束晶圆扫描以及散射计量等在线手段。这对KLA等检测设备商提出了新的挑战与机遇。材料端，高选择比SiGe刻蚀液、低应力SiN前驱体以及新型功函数靶材的纯度与供应稳定性也将成为量产瓶颈。因此，Forksheet的产业化，将是整个精密制造生态的共同升级。

## 13. 应用场景聚焦：AI算力、移动通信与汽车电子的驱动力

Forksheet的价值最终需在市场应用中兑现。AI训练与推理芯片是首当其冲的需求方。大模型对算力和内存带宽的渴求，要求芯片在既定功耗包络内集成更多计算核心。Forksheet通过面积缩减可在相同die size下放置更多神经网络加速器，同时降低动态功耗，切合能效需求。据AMD和NVIDIA的路线图推测，在2027–2029年，单GPU晶体管数有望突破2000亿，Forksheet将为此类规模的集成提供器件基础。

在移动处理器领域，旗舰SoC的面积受限于封装尺寸，面积微缩意味着可容纳更强的ISP、AI引擎和调制解调器，或直接节省芯片成本。未来5G-Advanced和6G的功耗挑战，也将迫使射频和数字基带部分集成于更小节点，Forksheet的低功耗特性成为优势。此外，汽车电子中智能驾驶舱和ADAS处理器的可靠性要求极高，Forksheet的热串扰难题若能解决，其在高温高振动环境下的紧凑性将受到青睐。

## 14. 风险与未知：良率、可靠性与工艺窗口

尽管前景诱人，Forksheet的产业化道路仍横亘着多重障碍。首要风险是介质墙刻蚀的良率。高深宽比沟槽极易导致侧壁弯曲、底部缺口或残留物，这些缺陷会直接断连沟道，造成整颗芯片失效。修复或冗余设计在晶体管级别几乎不可能，因此工艺窗口必须缩窄至前所未有的水平。

其次，栅极双功函数图案化在极窄间距下的对位误差，可能导致N/P器件的功函数金属混杂，造成阈值电压严重飘移。任何掩膜边缘的偏差都将放大为器件的致命缺陷。此外，长期运行中，介质墙内在电荷陷阱可能引起NBTI/PBTI的加速退化，目前公开的可靠性老化模型还不够成熟，汽车和工业客户将对此极为审慎。

最后，散热问题、应力诱发的裂缝以及封装兼容性，都可能延迟实际产品的部署。主流厂商必须在风险量产之前，通过与EDA伙伴及系统设计者的紧密配合，将这些未知转化为可预测的规格。

## 15. 未来展望：后Forksheet时代的计算架构演变

站在2025年的视角，半导体工业正处于一个由材料、架构和三维集成共同驱动的结构性拐点。Forksheet作为2nm之后微缩的核心承载者，可能会在2028–2032年间占据高性能计算工艺的主流席位。但它的生命周期或许只有4–5年，紧接着，CFET与沟道材料革新（如二维过渡金属硫族化物，TMDCs）将开始渗透。更远的未来，背面供电、三维垂直堆叠以及光互连等系统级技术创新，将逐渐减弱单纯晶体管密度提升的绝对主导地位，异构集成和Chiplet架构可能会降低单芯片对最先进工艺的依赖。

尽管如此，Forksheet的历史意义不容低估。它再次证明，在传统硅基框架内，通过巧妙的结构工程学，摩尔定律仍可获得可观的续命空间。对于中国半导体产业而言，自主追赶先进制程的道路依然漫长，但理解Forksheet这类创新背后的物理直觉与工程哲学，对构建独立技术判断、规划工艺路线具有现实参考意义。全球产业链的任何一个突破，最终都会通过技术扩散和标准融合，影响整个半导体生态的未来格局。