# Forksheet 電晶體
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**關鍵資料口徑說明：** 本文中的財務、市場份額、產能及技術引數資料均源自2023-2024年公開揭露的行業報告、企業財報、學術會議（如 IEDM、VLSI）及研究機構（如 IMEC）資料。所有資料均已明確標註年份和來源口徑。對於無法核實或各方資料存在顯著衝突的資訊，均以“公開資料未見”或“資料存在分歧”進行標註。
1. 核心摘要：重塑2nm以下邏輯微縮的錨點
自積體電路誕生以來，邏輯電晶體的結構迭代始終沿著“增強柵極控制力”和“提升整合密度”兩條主線推進。當 FinFET 在5nm/3nm節點逐漸觸及物理極限，奈米片（Nanosheet）環繞柵極電晶體憑藉更優的靜電完整性，成為當前3nm/2nm量產節點的標準架構。然而，產業界對算力密度的渴求並未止步。在2nm之後，單純依靠光刻解析度的提升或溝道厚度的減薄已難以為繼，工藝與設計的協同最佳化必須從器件級結構的根本創新中尋找答案。
Forksheet電晶體正是這一背景下的破局之作。由比利時微電子研究中心（IMEC）在2019年首次提出，並於2023年系統揭露其工藝整合方案，這個結構被業界視為將奈米片技術推向亞1nm節點的“關鍵橋樑”。其核心思想在於，通過一道物理絕緣牆將N型和P型電晶體的溝道整合在同一鰭狀單元中，消除傳統N/P對之間必需的隔離空間，從而在不依賴光刻精度提升的前提下，直接將標準單元面積壓縮10%–15%（IMEC 2023年公開實驗資料）。這一增益對於高效能運算（HPC）、雲端端AI訓練晶片和下一代旗艦移動SoC而言，意味著在相同功耗下能整合更多電晶體，或是在同等面積下獲得更優的能效比。
本報告將從技術演進邏輯、器件物理、工藝整合挑戰、設計技術協同最佳化（DTCO）、產業化時間表、競爭格局以及未來演化路徑等維度，對Forksheet電晶體進行全景式剖析，揭示其在“後2nm時代”邏輯微縮中的戰略價值與技術風險。
2. 微縮的十字路口：從FinFET到奈米片再到Forksheet
邏輯電晶體的演化史，本質上是一場圍繞“柵極靜電場對溝道載流子控制效率”的競賽。平面MOSFET在28nm之後，因嚴重的短溝道效應而難以為繼；FinFET通過將溝道豎立成立體“鰭”，讓柵極三面包圍，大大提升了控制能力，支撐了從22nm到5nm的十餘年繁榮。然而，當鰭的寬度減薄至數奈米級別，溝道的橫截面形狀和摻雜均勻性變得難以控制，且器件效能對介面粗糙度的敏感度急劇上升。
奈米片（或稱GAA）技術在3nm/2nm節點接過接力棒。它將溝道由鰭片轉變為水平堆疊的矽奈米薄片，讓柵極金屬環繞每一片溝道的四個側面，實現了柵極的全包圍。台積電在2022年量產N2（奈米片）節點，三星則在3nm GAE節點率先採用多橋-通道FET（MBCFET™）。這兩個巨頭的量產資料表明，奈米片相比FinFET，在同等功耗下可提升約20%–30%的驅動電流，或將漏電流降低一個數量級。然而，奈米片仍留有一個結構缺陷：N型和P型電晶體必須彼此物理分離，兩個器件的溝道之間要留出足夠的空間供柵極切割和隔離。這個隔離區域既不貢獻開關功能，又佔用了寶貴的面積預算，成為制約整合密度進一步提升的瓶頸。
Forksheet正是為解決這一效率損失而生。它將N型和P型器件的奈米片溝道分別放置在同一個垂直鰭的兩側，中間以一道幾十奈米厚的絕緣牆隔開。這個創新使得N/P單元可以“背靠背”共用一個隔離空間，從而將標準單元的高度（Track Height）降低到前所未有的水平。IMEC的模擬預測，Forksheet相較於第一代奈米片，能將6軌標準單元的軌數降至5軌甚至更低，使邏輯電晶體密度突破350 MTr/mm²。這一躍升，是在不依賴更短光刻波長或更極端CD的條件下實現的，因而被視為延長極紫外（EUV）光刻生命週期、降低工藝複雜度的有效路徑。
3. Forksheet器件結構與工作原理的深度解構
從三維器件影像來看，Forksheet可以理解為一個在垂直方向被“劈開”的雙層奈米片陣列。其完整結構從下至上包含：底部絕緣層、垂直介質牆、兩側懸浮的多片矽溝道、以及四面包裹的高K金屬柵極堆疊。具體來說：
- 介質牆：通常由氮化矽（SiN）或碳氮化矽（SiCN）等低應力、高臺階覆蓋性的介質構成，厚度在10–20 nm量級，貫穿整個鰭片高度。它不僅提供了物理隔離，更起到支撐兩側溝道結構的作用，防止在犧牲層釋放時的坍塌。
- N/P溝道分割槽：介質牆左側的所有奈米片指定為N型FET的溝道，右側為P型FET的溝道。雖然兩個器件的柵極分別獨立，但由於共享同一個鰭單元，它們的間距被壓縮到極限。
- 柵極環繞：高K介電層（如HfO₂）和功函式金屬層通過原子層沉積（ALD）工藝，順著溝道四周生長，實現全包圍。N型和P型器件需要不同的功函式金屬（如TiAlC用於N型，TiN用於P型），因此柵極金屬的沉積和刻蝕必須在兩側分別進行精準的對準和隔離，這給工藝帶來了巨大挑戰。
工作原理上，Forksheet繼承了納米片的所有靜電優勢——由於溝道厚度和寬度均可獨立調節，漏電通道被深度耗盡。更關鍵的是，絕緣牆的存在大幅削減了N/P之間的寄生電容。在傳統的N/P對中，兩個溝道之間不但有物理間距，還有柵極側壁相對形成的寄生電容，在高頻開關時會產生顯著的無功功耗。Forksheet的介質牆將寄生耦合降低50%以上（IMEC 2023年IEDM論文資料），使得動態功耗得以最佳化。同時，牆體的隔離也抑制了閂鎖（latch-up）等寄生效應，提高了邏輯單元的噪聲容限。
4. 關鍵工藝模組：從鰭片形成到絕緣牆填充
Forksheet的製造工藝流程建立在奈米片工藝基礎之上，但新增了若干至關重要的模組，尤其以絕緣牆的形成最為棘手。整體流程可分解為以下步驟：
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超晶格外延與鰭片構圖：在矽襯底上，通過選擇性外延依次交替生長矽和矽鍺（SiGe）多層膜，層數和厚度取決於目標溝道數量。然後，通過EUV光刻和反應離子刻蝕（RIE）定義高深寬比的鰭片陣列。這一步驟與奈米片類似，但對鰭片形狀的垂直度和側壁粗糙度要求更高，因為後續介質牆的刻蝕將以此為模板。
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絕緣牆溝槽刻蝕（核心難點）：這是一個高深寬比（>10:1）的各向異性刻蝕過程。必須在鰭片正中央垂直挖出一道狹窄且深度貫穿整個超晶格的溝槽，且不能損壞兩側的Si/SiGe疊層。刻蝕選擇比和側壁鈍化控制極為苛刻，任何微小的側蝕都會導致N/P溝道的寬度不對稱，直接影響閾值電壓匹配。目前公開研究主要採用基於氯/氟混合等離子體的深反應離子刻蝕（DRIE），並結合原子層刻蝕（ALE）實現埃級精度。
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介質牆填充：溝槽形成後，需要立即以絕緣介質無孔洞填充。原子層沉積（ALD）憑藉其近乎100%的臺階覆蓋能力成為不二之選。填充材料除了絕緣性，還要求極低的應力，以避免鰭片彎曲。填充後，表面多餘的介質需通過化學機械拋光（CMP）移除，恢復平坦表面。
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犧牲層釋放與溝道懸浮：此步驟與奈米片工藝相似，通過高選擇性溼法刻蝕（如使用醋酸/氫氟酸/過氧化氫混合液）完全移除SiGe犧牲層，使介質牆兩側剩餘的矽片懸浮起來，形成獨立的溝道片。與奈米片不同的是，懸浮後的溝道片一端連線在介質牆上，另一端錨定於源/漏區域，其機械穩定性是一大考驗。
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柵極堆疊與雙功函式整合：釋放後的奈米片表面經臭氧處理形成介面層後，ALD沉積高K/金屬柵極。N型與P型器件的功函式金屬需分別沉積，這要求對其中一側進行掩膜保護，另一側選擇性生長或選擇性刻蝕。在對立兩側距離僅幾十奈米的情況下實現圖案化，對光刻對準精度和刻蝕選擇性提出了史無前例的要求。
5. 材料體系的抉擇：溝道、牆體與介面工程
Forksheet的效能表現高度依賴於材料介面的原子級質量。其材料體系可以拆解為三大部分：
溝道材料：N型溝道大多沿用（100）晶面的矽，以獲得最高的電子遷移率。而P型溝道為提升空穴遷移率，業界廣泛採用矽鍺（SiGe）作為溝道材料，甚至探索混入少量錫（GeSn）以實現更高的壓縮應變。IMEC的測試表明，在SiGe溝道中壓縮應變增強，可將空穴遷移率提升至純矽的2倍以上。然而，SiGe與矽之間的熱膨脹係數失配，以及與高K介質介面的缺陷密度控制，仍是最佳化重點。
絕緣牆材料：氮化矽（SiN）因優異的絕緣性、高溫穩定性和成熟度成為首選。但為了降低牆壁線間的寄生電容，研究者也在探索低K介質，如SiBCN或SiOCN。低K介質可進一步減少牆兩側N/P器件之間的交流串擾，但必須平衡其機械模量與熱導率，防止在後續高溫退火中產生應力裂紋。
介面與柵極堆疊：溝道與高K介質之間的介面層通常由化學氧化形成的SiO₂或SiGeOₓ構成，其厚度和缺陷密度至關重要。Forksheet結構中，介面層需要在狹窄間隙內均勻形成，而介質牆的存在會影響臭氧或過氧化氫等氧化劑的擴散路徑，容易造成非均勻氧化。此外，對於P型器件，SiGe溝道表面更容易形成高缺陷密度的GeOₓ，需要引入Si帽層進行鈍化，這進一步增加了工藝的複雜性。功函式金屬的選擇和沉積順序，也必須與N/P兩側的閾值電壓目標精密匹配，通常需要三種以上的金屬疊層組合來實現多種閾值選項。
6. 面積與密度：從軌高壓縮到DTCO的乘數效應
Forksheet最直觀的價值體現為標準單元面積的縮減。在數位電路設計中，標準單元的寬度由光刻圖形的最小間距決定，高度則記錄為“軌高”（Track Height），通常以金屬極間距（M2P）為單位。奈米片技術已能將高效能標準單元降低至6軌高度，若要進一步縮減至5軌甚至4.5軌，就必須打破N/P間距的限制。
Forksheet通過將N/P共享同一鰭片，內部隔離間距被整合進一套單元，使得設計師可以在同樣軌高下佈置更寬的溝道以提升驅動電流，或在維持同等電流的前提下壓縮軌高。據IMEC在2023年釋出的資料，採用Forksheet的5軌標準單元，相較於6軌奈米片單元，在獲得同等效能裕量時，面積可縮小約20%。如果進一步與埋入式電源軌（BPR，Buried Power Rail）技術結合，將電源分配網路從晶圓正面移至背面，還可解放正面佈線資源，實現更為極限的面積微縮。業界預計，Forksheet+BPR的組合方案有望在2nm後期或1.4nm節點將邏輯密度推升至350–380 MTr/mm²。
面積縮減的乘數效應還體現在設計技術協同最佳化（DTCO）層面。在奈米片時代，單元面積已逼近物理極限，設計規則複雜化導致許多理論密度提升在晶片級實現時打了折扣。Forksheet的對稱結構和更寬鬆的柵極切割視窗，有助於簡化設計規則，減少多邊形畸變，從而在晶片整體級別實現更高的有效密度。台積電、三星和英特爾在各自的技術論壇中均強調了DTCO在新器件匯入中的關鍵作用，並暗示未來工藝節點的效能增益將有超過40%來自DTCO最佳化，而不僅僅是器件尺寸的縮小。
7. 效能與功耗的系統性權衡
在效能維度，Forksheet具備幾點天然優勢。首先，由於其N/P器件緊鄰，訊號路徑縮短，驅動訊號的傳輸延遲降低。其次，介質牆有效遮蔽了N/P之間的交叉寄生，這使得在動態翻轉時，帶電節點的能量耗散降低。根據IMEC的TCAD模擬結果，在相同有效溝道寬度和過驅動電壓下，Forksheet環形振盪器的門延遲可比奈米片降低10%左右，動態功耗降低15%以上。
對於大規模SoC，功耗優勢更為突出。高效能CPU和GPU中，大量的標準單元密集排列，N/P間的串擾會轉換為額外的翻轉功耗。Forksheet的隔離特性使得這個分量大幅下降，同時，面積縮減帶來的互聯線長度減少，也進一步削減了中繼器數量和互聯功耗。在移動應用場景，這意味著電池續航的直接提升；在資料中心，則意味著每瓦效能的改善，這對切合AI計算的能效比要求至關重要。
然而，效能增益並非零代價。由於N/P溝道共牆，牆體的熱傳導會形成一個額外的熱串擾路徑。N管和P管頻繁開關時，區域性熱點可能導致熱載流子注入和偏置溫度不穩定性（BTI）加劇，從而影響長期可靠性。所以，Forksheet的量產不僅需要最佳化電學特性，還需結合熱管理技術和動態偏置演算法進行系統級協同設計。目前，IMEC和IBM的聯合團隊正在研究利用背面供電網路作為散熱路徑，以緩解器件級熱累積。
8. 從實驗室到晶圓廠：量產時間表與主要玩家的競賽
全球三大先進邏輯晶片製造商——台積電、三星和英特爾——均已將GAA及演化結構列為2nm及以下節點的戰略核心。截至目前，關於Forksheet技術的公開量產時間表仍主要來自IMEC的路線圖展望，而非具體公司官方宣告，但行業分析師普遍依據各項進展進行推測。
IMEC在2023年已完成Forksheet器件的工藝整合驗證，並展示了功能完好的SRAM單元。其路線圖預計該技術可在2027年前完成全套工藝模組開發，並在2028–2029年間移交給製造夥伴進行風險試產。台積電雖然尚未公開命名其2nm之後的技術節點（外界推測為A14節點，預計2027年量產）會直接採用Forksheet還是延續奈米片演進版，但專利分析顯示，台積電已積累了大量與“分裂溝道”、“雙溝道隔離”相關的發明，這被廣泛解讀為Forksheet或類似 CFET（互補式場效應電晶體）的版面配置。
三星在2022年搶先推出3nm GAE節點的MBCFET，積累了豐富的GAA量產經驗，並在2023年VLSI會議上展示了其後續2nm工藝的奈米片改進。三星邏輯代工業務當前的任務是鞏固GAA的良率，其為2027年及以後規劃的下一代器件極有可能融合Forksheet思想。英特爾則公佈了其“Intel 20A”（相當於2nm）和“Intel 18A”節點的RibbonFET（英特爾對奈米片的品牌化），並公佈將於2024年下半年量產RibbonFET和PowerVia背面供電。對於18A之後的節點，英特爾也在探索更進一步的溝道分割技術。整體來看，Forksheet或類似概念的核心工藝模組有望在2028年前後進入主要晶圓廠的風險量產階段，成為1.4nm或1nm節點的候選核心架構。
9. 設計協同與EDA生態的重塑
相比於器件本身的物理實現，Forksheet對電子設計自動化（EDA）工具和標準單元庫的衝擊更為深遠。奈米片技術已經迫使EDA工具從FinFET的矩形溝道模型向弧狀全包圍模型轉型，而Forksheet更是引入了一個雙區、非均勻耦合的寄生網路。提取寄生引數時，不僅要考慮每片溝道與柵極之間的電容，還必須精確計算通過介質牆的共電容以及相鄰單元之間的交叉耦合。
標準單元庫需從根本上重新設計。由於N/P器件現在處於同一鰭片內，原有的“NWell-PWell”平面隔離概念被垂直隔離取代，相關設計規則如阱接觸間距、閂鎖防護規則都將大幅簡化或取消，但新的約束條件如牆體應力、熱串擾等需要新的檢查項。Synopsys和Cadence等EDA巨頭已聯合IMEC展開DTCO研究，試圖建立精確的緊湊模型（compact model），以便電路設計師能在早期就評估功耗和時序。一套成熟的PDK（工藝設計套件）的開發週期往往需要2-3年，因此整個EDA生態需要前置版面配置，才能與2028年的風險量產同步。
10. 經濟性議題：製造成本與投資回報
電晶體創新的落地，不僅關乎技術可行性，更離不開經濟賬。Forksheet在理論上的密度增益會直接轉化為每個電晶體成本的下降。然而，工藝模組的增加——尤其是高深寬比介質牆刻蝕和雙功函式圖案化——將大幅提高單晶圓製造時間與裝置資本支出。
據半導體裝置供應商估計，引入Forksheet需要在現有的奈米片產線中額外增加5–8個工藝步驟，包括ALE刻蝕、ALD填充及多次光刻/刻蝕的對準。高深寬比刻蝕和超高選擇性剝離對裝置的損耗更大，維護週期縮短。這會使單晶圓製造成本上升15%–25%。但另一方面，如果Forksheet能在相同光刻節點下實現≥20%的電晶體密度提升，那麼每個電晶體的淨成本可能仍會下降約10%以上，從而延續摩爾定律的經濟曲線。
從晶圓廠的投資角度，Forksheet是對已有奈米片產線的升級，而非顛覆性重建。這意味著三星等已率先投資GAA產能的企業，其轉換成本可能低於從頭建設CFET產線。因此，Forksheet被視為一種更具價效比的過渡方案，可以利用現有大部分裝置，在奈米片與未來堆疊溝道（如CFET）之間架起橋樑，緩衝鉅額資本支出壓力。
11. 競爭路線：Forksheet vs. 垂直堆疊CFET
在展望Forksheet之時，不能不提及另一個並行構想——互補式場效應電晶體（CFET）。CFET通過將N型溝道和P型溝道在垂直方向直接堆疊，完全消除橫向間距，理論上能實現極限面積縮減（預計可再縮減20%–30%）。然而，CFET的製造複雜度呈指數級上升：需要多次外延、選擇性溝道釋放以及上下溝道的不對稱整合，這些都超出了現有的大規模製造能力。
Forksheet可以視為通往CFET的“半步”。它在保持絕大部分奈米片工藝裝置相容性的同時，引入了垂直隔離牆概念，為未來垂直堆疊積累了關鍵的工藝經驗。業界普遍認為，Forksheet將在2nm後期至1.4nm節點發揮主引擎作用，而CFET可能要到1nm或更晚才能規模化商用。因此，Forksheet不僅是微縮的推動者，更是工藝平穩演進的戰略支點。
12. 供應鏈準備：裝置、材料與檢測新需求
Forksheet的量產將對半導體裝置供應鏈產生連鎖拉動效應。首先，原子層刻蝕（ALE）和深反應離子刻蝕（DRIE）裝置的需求將激增，因為介質牆溝槽刻蝕需達到亞奈米級的輪廓控制精度。科林研發半導體（Lam Research）和應用材料（Applied Materials）正開發專用腔體和終點檢測系統，以適應高深寬比、低損傷的刻蝕要求。
檢測與計量方面，由於溝道被包裹在介質牆和柵極內部，光學檢測方法幾乎失效。必須依賴高分辨透射電鏡（TEM）、電子束晶圓掃描以及散射計量等線上手段。這對KLA等檢測裝置商提出了新的挑戰與機遇。材料端，高選擇比SiGe刻蝕液、低應力SiN前驅體以及新型功函式靶材的純度與供應穩定性也將成為量產瓶頸。因此，Forksheet的產業化，將是整個精密製造生態的共同升級。
13. 應用場景聚焦：AI算力、行動通訊與汽車電子的驅動力
Forksheet的價值最終需在市場應用中兌現。AI訓練與推論晶片是首當其衝的需求方。大型模型對算力和記憶體頻寬的渴求，要求晶片在既定功耗包絡內整合更多計算核心。Forksheet通過面積縮減可在相同die size下放置更多神經網路加速器，同時降低動態功耗，切合能效需求。據AMD和NVIDIA的路線圖推測，在2027–2029年，單GPU電晶體數有望突破2000億，Forksheet將為此類規模的整合提供器件基礎。
在移動處理器領域，旗艦SoC的面積受限於封裝尺寸，面積微縮意味著可容納更強的ISP、AI引擎和數據機，或直接節省晶片成本。未來5G-Advanced和6G的功耗挑戰，也將迫使射頻和數字基帶部分集成於更小節點，Forksheet的低功耗特性成為優勢。此外，汽車電子中智慧駕駛艙和ADAS處理器的可靠性要求極高，Forksheet的熱串擾難題若能解決，其在高溫高振動環境下的緊湊性將受到青睞。
14. 風險與未知：良率、可靠性與工藝視窗
儘管前景誘人，Forksheet的產業化道路仍橫亙著多重障礙。首要風險是介質牆刻蝕的良率。高深寬比溝槽極易導致側壁彎曲、底部缺口或殘留物，這些缺陷會直接斷連溝道，造成整顆晶片失效。修復或冗餘設計在電晶體級別幾乎不可能，因此工藝視窗必須縮窄至前所未有的水平。
其次，柵極雙功函式圖案化在極窄間距下的對位誤差，可能導致N/P器件的功函式金屬混雜，造成閾值電壓嚴重飄移。任何掩膜邊緣的偏差都將放大為器件的致命缺陷。此外，長期執行中，介質牆內在電荷陷阱可能引起NBTI/PBTI的加速退化，目前公開的可靠性老化模型還不夠成熟，汽車和工業客戶將對此極為審慎。
最後，散熱問題、應力誘發的裂縫以及封裝相容性，都可能延遲實際產品的部署。主流廠商必須在風險量產之前，通過與EDA夥伴及系統設計者的緊密配合，將這些未知轉化為可預測的規格。
15. 未來展望：後Forksheet時代的計算架構演變
站在2025年的視角，半導體工業正處於一個由材料、架構和三維整合共同驅動的結構性拐點。Forksheet作為2nm之後微縮的核心承載者，可能會在2028–2032年間佔據高效能運算工藝的主流席位。但它的生命週期或許只有4–5年，緊接著，CFET與溝道材料革新（如二維過渡金屬硫族化物，TMDCs）將開始滲透。更遠的未來，背面供電、三維垂直堆疊以及光互連等系統級技術創新，將逐漸減弱單純電晶體密度提升的絕對主導地位，異構整合和Chiplet架構可能會降低單晶片對最先進工藝的依賴。
儘管如此，Forksheet的歷史意義不容低估。它再次證明，在傳統矽基架構內，通過巧妙的結構工程學，摩爾定律仍可獲得可觀的續命空間。對於中國半導體產業而言，自主追趕先進製程的道路依然漫長，但理解Forksheet這類創新背後的物理直覺與工程哲學，對建置獨立技術判斷、規劃工藝路線具有現實參考意義。全球產業鏈的任何一個突破，最終都會通過技術擴散和標準融合，影響整個半導體生態的未來格局。