硬掩模（Hard Mask）

3 秒看懂

一句话定义：硬掩模是半导体制造中用无机材料替代光刻胶作为蚀刻”盾牌”的中间层，解决先进制程中有机光刻胶扛不住高深宽比蚀刻的核心问题。

关键词：蚀刻掩模 · 多重图案化 · 无机材料 · 选择比

3 分钟产业解释

为什么需要硬掩模？

想象你在木板上雕刻图案——你需要一个足够硬的”模板”覆盖在木板上，用刀沿着模板边缘切削。在芯片制造中：

传统困境：当芯片特征尺寸缩小到 20nm 以下，蚀刻沟槽的深宽比（深度/宽度）急剧增大，有机光刻胶在等离子轰击下会”融化变形”，导致图案失真。

硬掩模解决方案：先在光刻胶上刻出图案 → 转移到硬掩模（无机材料，抗蚀刻能力强） → 用硬掩模去刻目标层。相当于给脆弱的纸模板换上金属模板。

产业位置

光刻胶 → [图案转移] → 硬掩模 → [图案转移] → 目标材料层
              ↑
        这一步是关键

硬掩模不是最终留在芯片上的材料，它是”二传手”——把光刻图案精确传递到目标层后被去除。

15 分钟专家深入

核心技术价值

1. 突破光刻胶物理极限

有机光刻胶（CAR/化学放大型光刻胶）的机械强度和等离子抗性有限。当深宽比 > 5:1 时，光刻胶侧壁会出现：

• 粗糙度恶化（LER/LWR 增大）
• 形貌坍塌（pattern collapse）
• 底部切蚀（footing）

硬掩模（SiO₂、SiN、TiN、a-C 等）的等离子抗蚀刻速率比光刻胶低 5-20 倍[行业共识]，可以在高能等离子环境下保持图案完整性。

2. 多重图案化的使能技术

在 SADP（自对准双重图案化）、SAQP（自对准四重图案化）工艺中，硬掩模是必选项：

SADP 工艺流程示意：

光刻胶图案 → 转移至硬掩模 → 侧墙沉积 → 侧墙回刻 → 去除核心 → 形成双重图案
                              ↑
                        Spacer（侧墙）本身就是硬掩模的变体

3. 材料选择逻辑

选择比 = 目标层蚀刻速率 / 硬掩模蚀刻速率

理想情况：选择比 > 10:1（硬掩模蚀刻慢得多）

不同节点/工艺的硬掩模选材考量：

技术原理

硬掩模图案转移机制

┌─────────────────────────────────────────────────────┐
│                  光刻胶图案                           │
│  ┌───┐       ┌───┐       ┌───┐       ┌───┐          │
│  │   │       │   │       │   │       │   │          │
├──┴───┴───────┴───┴───────┴───┴───────┴───┴──────────┤
│            硬掩模层（如 a-C）                         │  ← 关键层
├─────────────────────────────────────────────────────┤
│                                                     │
│              目标材料层（如 low-k）                  │
│                                                     │
└─────────────────────────────────────────────────────┘

步骤 1：以光刻胶为掩模各向异性蚀刻硬掩模层 → 图案转移至硬掩模
步骤 2：去除光刻胶（O₂ plasma ash）
步骤 3：以硬掩模为掩模，蚀刻目标材料层
步骤 4：去除硬掩模（特定化学或等离子工艺）

关键蚀刻化学

硬掩模蚀刻（图案转移步骤）：

多层硬掩模堆叠（先进节点典型结构）

在 ≤7nm 节点，单层硬掩模往往不够，需要硬掩模堆叠（Hard Mask Stack）：

┌──────────────────────────────────────┐
│          顶层光刻胶图案               │
├──────────────────────────────────────┤ ← Spin-on Carbon (SOC)
├──────────────────────────────────────┤ ← SiARC (旋涂抗反射层)
├──────────────────────────────────────┤ ← a-C (主硬掩模)
├──────────────────────────────────────┤ ← TEOS/SiN (底层硬掩模)
├──────────────────────────────────────┤
│           目标层                      │
└──────────────────────────────────────┘

设计目的：
- 各层间提供蚀刻选择比"阶梯"
- 光刻胶厚度可以更薄（减少坍塌风险）
- 实现精细图案向粗目标层的"放大"转移

选择比工程

选择比是硬掩模工艺的核心参数，受以下因素调控：

选择比 = f(气体化学, RF功率, 压力, 温度, 材料键能)

材料等离子抗蚀刻能力（定性排序，非严格量化）：
a-C > SiN > SiO₂ > a-Si > Spin-on 硬掩模 >> 光刻胶
  ↑                                              ↑
 最硬最难刻                                    最易被攻击

离子能量 vs 化学蚀刻的平衡：

• 物理溅射主导（高偏压）：各向异性好，但选择比下降
• 化学蚀刻主导（低偏压）：选择比高，但各向异性变差
• 硬掩模蚀刻需要在这两者间找到”甜区”

技术演进史

发展脉络

驱动力演变

驱动因素          影响硬掩模需求

光刻分辨率不足 ──────→ 多重图案化 ──────→ 硬掩模必需
          │
蚀刻深宽比增大 ──────→ 光刻胶失能 ──────→ 硬掩模必需
          │
新材料引入   ──────→ 需要新蚀刻化学 ──→ 硬掩模材料扩展
          │
EUV 减少次数  ──────→ 硬掩模需求未显著下降（仍需堆叠）

技术路线对比

硬掩模材料综合对比

沉积方式对比

上下游

产业链全景

上游材料                              中游工艺                           下游应用
┌─────────────────┐           ┌─────────────────┐           ┌─────────────────┐
│ 前驱体/特气      │           │ 沉积设备        │           │ 逻辑芯片        │
│ ·TEOS            │           │ ·CVD/PECVD     │           │ ·CPU/GPU/AP     │
│ ·甲烷/乙炔 (a-C) │──────────→│ ·ALD           │──────────→│ ·基带芯片       │
│ ·SiH₄/NH₃ (SiN) │           │ ·PVD            │           │                 │
│ ·TDMAT (TiN)     │           │                 │           ├─────────────────┤
├─────────────────┤           ├─────────────────┤           │ 存储芯片        │
│ 旋涂材料         │           │ 蚀刻设备        │           │ ·NAND Flash     │
│ ·SOC             │──────────→│ ·CCP蚀刻       │──────────→│ ·DRAM           │
│ ·SiARC           │           │ ·ICP蚀刻       │           │                 │
│ ·SOG             │           │                 │           ├─────────────────┤
├─────────────────┤           ├─────────────────┤           │ 其他            │
│ 靶材             │           │ 量测设备        │           │ ·功率器件       │
│ ·Ti靶, Ta靶      │──────────→│ ·膜厚测量       │──────────→│ ·CIS            │
│                  │           │ ·CD-SEM         │           │ ·MEMS           │
└─────────────────┘           └─────────────────┘           └─────────────────┘

关键依赖关系

关键指标

硬掩模核心性能参数

蚀刻转移关键指标

供需与市场数据

市场规模估算

⚠️ 数据声明：硬掩模材料无独立公开市场统计，以下基于半导体材料行业结构推算。

全球半导体材料市场概况：

• 2023年全球半导体材料市场约 667亿美元 [SEMI]
• 其中**图案化材料（光刻胶+掩模材料+相关化学品）**占比约 5-7% [SEMI 估算结构]
• 硬掩模材料属于图案化材料/沉积材料子类，单独市场规模未公开披露

推算逻辑（定性）：

• 每片晶圆的硬掩模材料消耗 = Σ(各层硬掩模沉积次数 × 单次材料用量)
• 先进逻辑（7nm 及以下）每片晶圆可能涉及 5-15 层 硬掩模堆叠 [行业估计]
• 存储（NAND/DRAM）同样大量使用硬掩模

硬掩模材料需求增长驱动力：

先进节点层数增加 ──────────→ 硬掩模堆叠更复杂
                           ↑
多重图案化延续使用 ────────→ 单次图案化需更多层掩模
                           ↑
新结构（GAA/CFET）────────→ 可能需要新掩模材料

供需格局定性分析

供应端：

• 前驱体/特气：高度集中在美日欧少数厂商（Entegris、Air Liquide、SK Materials 等）
• 旋涂材料：主要被日本厂商（JSR、TOK、Shin-Etsu）和欧美厂商（Merck、Brewer Science）掌控
• 设备：CVD/ALD 设备由 AMAT、LAM、TEL 主导

需求端：

• 主要客户：台积电、三星、英特尔、SK 海力士、美光等先进晶圆厂
• 需求随先进节点资本开支增长而增长

代表公司与资本映射

产业链公司矩阵

A股/港股相关标的（定性关联）

投资逻辑

核心投资主题

1. 先进节点量价齐升逻辑

逻辑链条：

先进制程渗透率提升
       ↓
每片晶圆硬掩模层数增加（量增）
       ↓
单层材料单价提升（价增：高纯度、新材料）
       ↓
硬掩模材料 ASP × 用量 双升

2. 国产替代空间

• 前驱体、旋涂材料等高度依赖进口
• 国产化率处于早期阶段 [行业估计：<10-20% 对于部分品类]
• 制裁风险下加速国产替代需求

3. 技术迭代带来的新增量

风险因素

常见误读纠偏

误读 1：「硬掩模 = 光刻掩模（Mask/Reticle）」

纠正：

一句话区分：硬掩模是”蚀刻的盾牌”，光刻掩模是”光刻的底片”。

误读 2：「EUV 普及后就不需要硬掩模了」

纠正：

• EUV 确实减少了多重图案化的次数（例如 7nm 可能从 SADP → 单次曝光）
• 但硬掩模不会消失，原因：
  1. EUV 仍需要硬掩模做图案转移（蚀刻深宽比问题依然存在）
  2. 多层堆叠仍需选择比”阶梯”
  3. 某些层仍保留多重图案化
  4. 新结构（GAA 等）对硬掩模精度要求反而更高

误读 3：「硬掩模材料都是无机物」

纠正：

• 主流硬掩模确实是无机材料（SiO₂、SiN、a-C、TiN 等）
• 但 Spin-on 硬掩模 可以是有机/有机-无机杂化材料
  • SOC (Spin-on Carbon)：含碳有机聚合物
  • SiARC (Spin-on Anti-Reflective Coating)：有机-无机杂化
• 这些”软”硬掩模通常用于顶层，真正的蚀刻掩模仍由下层无机材料承担

误读 4：「硬掩模就是一层薄膜，工艺很简单」

纠正：

先进节点的硬掩模是多层堆叠系统工程：

典型先进节点硬掩模堆叠（简化）：

       光刻胶
    ─────────────
       SiARC        ← 旋涂，厚度控制
    ─────────────
       SOC          ← 旋涂，膜质均匀性
    ─────────────
       a-C          ← CVD，应力/氢含量控制
    ─────────────
       TEOS SiO₂    ← CVD，选择比调校
    ─────────────
      目标层

每层都需要独立优化：
- 膜厚（±1-2% 均匀性）
- 膜质（密度、应力、组成）
- 界面（粘附、扩散阻挡）
- 蚀刻选择比（每对材料之间）

这 5 层之间需要 10 对 选择比都达标，工艺窗口极其狭窄。

学习路径

入门 → 进阶 → 专家

Level 1 - 入门（2-4小时）
├── 理解蚀刻工艺基础（为什么需要掩模）
├── 区分硬掩模 vs 光刻胶 vs 光刻掩模
├── 了解多重图案化基本概念
└── 推荐：各设备商技术白皮书、半导体制造基础教材

Level 2 - 进阶（1-2周）
├── 硬掩模材料体系（a-C/SiO₂/SiN/TiN 特性）
├── 沉积技术（CVD/ALD/PVD）与膜质关系
├── 蚀刻选择比工程原理
├── SADP/SAQP 工艺中硬掩模角色
└── 推荐：IEEE IEDM 短课程、JSSC 论文、ASM/LAM 技术报告

Level 3 - 专家（持续）
├── 多层硬掩模堆叠设计与工艺窗口优化
├── 新材料开发（低k兼容硬掩模、ALD金属硬掩模）
├── 原子层蚀刻 (ALE) 对硬掩模的影响
├── GAA/CFET 结构中的硬掩模挑战
└── 推荐：SPIE Advanced Lithography 论文集、VLSI Symposium

关键资源

一句话总结

硬掩模是先进芯片制造中不可或缺的”中间盾牌”——它用高抗蚀性的无机薄膜替代脆弱的光刻胶，在多重图案化和高深宽比蚀刻中扮演图案精确转移的关键角色，其材料选择、多层堆叠设计和选择比工程直接决定了纳米级芯片的良率。

延伸阅读与来源

数据声明：本文涉及的市场数据、技术参数均为行业共识或合理估算，部分数字因厂商保密无法精确获取，已标注 [行业估计] 或 [行业典型]。投资决策请以最新官方披露和专业机构报告为准。