硬掩模（Hard Mask）

3 秒看懂

一句話定義：硬掩模是半導體制造中用無機材料替代光刻膠作為蝕刻”盾牌”的中間層，解決先進製程中有機光刻膠扛不住高深寬比蝕刻的核心問題。

關鍵詞：蝕刻掩模 · 多重圖案化 · 無機材料 · 選擇比

3 分鐘產業解釋

為什麼需要硬掩模？

想像你在木板上雕刻圖案——你需要一個足夠硬的”模板”覆蓋在木板上，用刀沿著模板邊緣切削。在晶片製造中：

角色	傳統方案	先進方案
模板	光刻膠（有機）	硬掩模（無機）
刀	等離子蝕刻	等離子蝕刻
木板	目標材料層	目標材料層

傳統困境：當晶片特徵尺寸縮小到 20nm 以下，蝕刻溝槽的深寬比（深度/寬度）急劇增大，有機光刻膠在等離子轟擊下會”融化變形”，導致圖案失真。

硬掩模解決方案：先在光刻膠上刻出圖案 → 轉移到硬掩模（無機材料，抗蝕刻能力強） → 用硬掩模去刻目標層。相當於給脆弱的紙模板換上金屬模板。

產業位置

光刻膠 → [圖案轉移] → 硬掩模 → [圖案轉移] → 目標材料層
              ↑
        這一步是關鍵

硬掩模不是最終留在晶片上的材料，它是”二傳手”——把光刻圖案精確傳遞到目標層後被去除。

15 分鐘專家深入

核心技術價值

1. 突破光刻膠物理極限

有機光刻膠（CAR/化學放大型光刻膠）的機械強度和等離子抗性有限。當深寬比 > 5:1 時，光刻膠側壁會出現：

粗糙度惡化（LER/LWR 增大）
形貌坍塌（pattern collapse）
底部切蝕（footing）

硬掩模（SiO₂、SiN、TiN、a-C 等）的等離子抗蝕刻速率比光刻膠低 5-20 倍[行業共識]，可以在高能等離子環境下保持圖案完整性。

2. 多重圖案化的使能技術

在 SADP（自對準雙重圖案化）、SAQP（自對準四重圖案化）工藝中，硬掩模是必選項：

SADP 工藝流程示意：

光刻膠圖案 → 轉移至硬掩模 → 側牆沉積 → 側牆回刻 → 去除核心 → 形成雙重圖案
                              ↑
                        Spacer（側牆）本身就是硬掩模的變體

多重圖案化方案	硬掩模角色
LELE（光刻-蝕刻-光刻-蝕刻）	中間蝕刻停止層/圖案轉移層
SADP	Mandrel（芯模）材料
SAQP	多層硬掩模堆疊
SADP + LELE 混合	複雜硬掩模堆疊體系

3. 材料選擇邏輯

選擇比 = 目標層蝕刻速率 / 硬掩模蝕刻速率

理想情況：選擇比 > 10:1（硬掩模蝕刻慢得多）

不同節點/工藝的硬掩模選材考量：

材料	沉積方式	典型應用層	優勢	侷限
a-C（無定形碳）	CVD/PECVD	金屬互連、柵極	高碳含量，等離子抗性極佳	含氫控制難
TEOS SiO₂	CVD (TEOS前驅體)	介質層蝕刻	與介質層選擇比可控	沉積溫度較高
SiN（氮化矽）	CVD/LPCVD	通用	成熟工藝，選擇比穩定	應力控制
TiN	ALD/PVD	金屬柵、銅互連	與金屬層相容性好	成本較高
a-Si（非晶矽）	CVD	FinFET Mandrel	與SiO₂側牆選擇比優異	需後去除
Spin-on 硬掩模	旋塗	特定介質層	工藝簡單	抗性相對較弱

技術原理

硬掩模圖案轉移機制

┌─────────────────────────────────────────────────────┐
│                  光刻膠圖案                           │
│  ┌───┐       ┌───┐       ┌───┐       ┌───┐          │
│  │   │       │   │       │   │       │   │          │
├──┴───┴───────┴───┴───────┴───┴───────┴───┴──────────┤
│            硬掩模層（如 a-C）                         │  ← 關鍵層
├─────────────────────────────────────────────────────┤
│                                                     │
│              目標材料層（如 low-k）                  │
│                                                     │
└─────────────────────────────────────────────────────┘

步驟 1：以光刻膠為掩模各向異性蝕刻硬掩模層 → 圖案轉移至硬掩模
步驟 2：去除光刻膠（O₂ plasma ash）
步驟 3：以硬掩模為掩模，蝕刻目標材料層
步驟 4：去除硬掩模（特定化學或等離子工藝）

關鍵蝕刻化學

硬掩模蝕刻（圖案轉移步驟）：

硬掩模材料	蝕刻氣體體系	蝕刻產物
a-C	O₂ + Ar	CO, CO₂
a-C	N₂/H₂	HCN 等
SiO₂	C₄F₈/CF₄ + Ar + O₂	SiF₄, CO, CO₂
SiN	CF₄/CHF₃ + Ar	SiF₄, N₂, H₂
TiN	Cl₂/BCl₃ + Ar	TiCl₄, N₂
a-Si	Cl₂/HBr + SF₆	SiCl₄, SiBr₄

多層硬掩模堆疊（先進節點典型結構）

在 ≤7nm 節點，單層硬掩模往往不夠，需要硬掩模堆疊（Hard Mask Stack）：

┌──────────────────────────────────────┐
│          頂層光刻膠圖案               │
├──────────────────────────────────────┤ ← Spin-on Carbon (SOC)
├──────────────────────────────────────┤ ← SiARC (旋塗抗反射層)
├──────────────────────────────────────┤ ← a-C (主硬掩模)
├──────────────────────────────────────┤ ← TEOS/SiN (底層硬掩模)
├──────────────────────────────────────┤
│           目標層                      │
└──────────────────────────────────────┘

設計目的：
- 各層間提供蝕刻選擇比"階梯"
- 光刻膠厚度可以更薄（減少坍塌風險）
- 實現精細圖案向粗目標層的"放大"轉移

選擇比工程

選擇比是硬掩模工藝的核心引數，受以下因素調控：

選擇比 = f(氣體化學, RF功率, 壓力, 溫度, 材料鍵能)

材料等離子抗蝕刻能力（定性排序，非嚴格量化）：
a-C > SiN > SiO₂ > a-Si > Spin-on 硬掩模 >> 光刻膠
  ↑                                              ↑
 最硬最難刻                                    最易被攻擊

離子能量 vs 化學蝕刻的平衡：

物理濺射主導（高偏壓）：各向異性好，但選擇比下降
化學蝕刻主導（低偏壓）：選擇比高，但各向異性變差
硬掩模蝕刻需要在這兩者間找到”甜區”

技術演進史

發展脈絡

時期	關鍵節點	硬掩模技術狀態
~2000年前	微米/亞微米時代	基本不需要，光刻膠直接做掩模
2000-2007	90nm - 65nm	開始引入單層硬掩模（主要 SiO₂/SiN）用於金屬蝕刻
2007-2012	45nm - 28nm	a-C 硬掩模普及；接觸孔/通孔蝕刻全面採用
2012-2015	20nm - 14nm	FinFET 引入，SADP 普及，Mandrel 硬掩模成為標準
2015-2018	10nm - 7nm	多層硬掩模堆疊成熟；SAQP 引入進一步複雜化
2018-2022	5nm - 3nm	EUV 減少多重圖案化次數，但硬掩模堆疊仍不可缺
2022+	GAA/2nm+	新型溝道結構對硬掩模對準和選擇比提出更高要求

驅動力演變

驅動因素          影響硬掩模需求

光刻解析度不足 ──────→ 多重圖案化 ──────→ 硬掩模必需
          │
蝕刻深寬比增大 ──────→ 光刻膠失能 ──────→ 硬掩模必需
          │
新材料引入   ──────→ 需要新蝕刻化學 ──→ 硬掩模材料擴充套件
          │
EUV 減少次數  ──────→ 硬掩模需求未顯著下降（仍需堆疊）

技術路線對比

硬掩模材料綜合對比

維度	a-C	SiO₂ (TEOS)	SiN	TiN	a-Si	Spin-on
等離子抗性	★★★★★	★★★☆☆	★★★★☆	★★★★☆	★★★☆☆	★★☆☆☆
沉積溫度	300-450°C [行業典型]	350-650°C [行業典型]	250-800°C [行業典型]	200-400°C [行業典型]	400-550°C [行業典型]	室溫旋塗+烘烤
與光刻膠選擇比	高	中	中-高	中	中	中
去除難度	中等（O₂ plasma）	較易（稀HF）	中等（熱H₃PO₄）	較難（特定酸）	較易（TMAH）	易
成本	中	低-中	中	高	低-中	低
先進節點適用性	★★★★★	★★★★☆	★★★★☆	★★★★★	★★★☆☆	★★☆☆☆

沉積方式對比

沉積技術	典型硬掩模材料	薄膜均勻性	臺階覆蓋	裝置複雜度
PECVD	a-C, SiN, SiO₂	良好	中等	低
LPCVD	SiN, poly-Si	優秀	良好	中
ALD	TiN, TaN, Al₂O₃	極佳	保形覆蓋	高
PVD (濺射)	TiN, TaN	中等	差（視線性）	中
Spin-on	SOC, SiARC, SOG	良好	全覆蓋	低

上下游

產業鏈全景

上游材料                              中游工藝                           下游應用
┌─────────────────┐           ┌─────────────────┐           ┌─────────────────┐
│ 前驅體/特氣      │           │ 沉積裝置        │           │ 邏輯晶片        │
│ ·TEOS            │           │ ·CVD/PECVD     │           │ ·CPU/GPU/AP     │
│ ·甲烷/乙炔 (a-C) │──────────→│ ·ALD           │──────────→│ ·基帶晶片       │
│ ·SiH₄/NH₃ (SiN) │           │ ·PVD            │           │                 │
│ ·TDMAT (TiN)     │           │                 │           ├─────────────────┤
├─────────────────┤           ├─────────────────┤           │ 儲存晶片        │
│ 旋塗材料         │           │ 蝕刻裝置        │           │ ·NAND Flash     │
│ ·SOC             │──────────→│ ·CCP蝕刻       │──────────→│ ·DRAM           │
│ ·SiARC           │           │ ·ICP蝕刻       │           │                 │
│ ·SOG             │           │                 │           ├─────────────────┤
├─────────────────┤           ├─────────────────┤           │ 其他            │
│ 靶材             │           │ 量測裝置        │           │ ·功率器件       │
│ ·Ti靶, Ta靶      │──────────→│ ·膜厚測量       │──────────→│ ·CIS            │
│                  │           │ ·CD-SEM         │           │ ·MEMS           │
└─────────────────┘           └─────────────────┘           └─────────────────┘

關鍵依賴關係

上游供應	影響環節	潛在瓶頸
高純前驅體（TEOS、TDMAT等）	硬掩模膜質	純度要求極高（≥99.9999%）[行業共識]
特種氣體（SiH₄、NH₃、C₂H₂）	沉積工藝穩定性	供應集中度
蝕刻裝置（CCP/ICP）	圖案轉移精度	裝置交付週期長
旋塗材料（SOC/SiARC）	多層堆疊成本	材料配方保密性強

關鍵指標

硬掩模核心效能引數

指標	定義	先進節點典型要求	測量方法
蝕刻選擇比	目標層蝕刻速率 / 硬掩模蝕刻速率	≥10:1（目標層 vs 硬掩模）[行業估計]	膜厚變化對比
薄膜均勻性	晶圓內膜厚變異	≤2% (1σ)，300mm 晶圓 [行業估計]	橢偏儀、反射光譜
應力	薄膜內應力	低應力或可調控應力（MPa 級）[行業估計]	曲率法
表面粗糙度	RMS 粗糙度	< 0.5nm RMS [行業估計]	AFM
臺階覆蓋率	側壁膜厚 / 底部膜厚	>90%（ALD）; 60-80%（CVD）[行業估計]	截面 SEM/TEM
介電常數（介質型）	k 值	取決於應用層要求	電容法
碳含量/化學計量比	a-C 中 sp³/sp² 比例	可調，影響蝕刻抗性 [廠商配方]	XPS

蝕刻轉移關鍵指標

指標	定義	先進節點典型要求	意義
CD 偏移（CD Bias）	轉移後 CD - 原始 CD	< 1-2nm [行業估計]	圖案保真度
LER/LWR	線邊緣/線寬粗糙度	LER < 1.5nm (3σ) [行業估計]	圖案質量
側壁角度	側壁與垂直方向夾角	88-90°（接近垂直）[行業估計]	蝕刻各向異性
底切/底切量	蝕刻底部橫向侵蝕	越小越好，< 2nm [行業估計]	底部形貌控制

供需與市場資料

市場規模估算

⚠️ 資料宣告：硬掩模材料無獨立公開市場統計，以下基於半導體材料行業結構推算。

全球半導體材料市場概況：

2023年全球半導體材料市場約 667億美元 [SEMI]
其中**圖案化材料（光刻膠+掩模材料+相關化學品）**佔比約 5-7% [SEMI 估算結構]
硬掩模材料屬於圖案化材料/沉積材料子類，單獨市場規模未公開揭露

推算邏輯（定性）：

每片晶圓的硬掩模材料消耗 = Σ(各層硬掩模沉積次數 × 單次材料用量)
先進邏輯（7nm 及以下）每片晶圓可能涉及 5-15 層 硬掩模堆疊 [行業估計]
儲存（NAND/DRAM）同樣大量使用硬掩模

硬掩模材料需求增長驅動力：

先進節點層數增加 ──────────→ 硬掩模堆疊更復雜
                           ↑
多重圖案化延續使用 ────────→ 單次圖案化需更多層掩模
                           ↑
新結構（GAA/CFET）────────→ 可能需要新掩模材料

供需格局定性分析

供應端：

前驅體/特氣：高度集中在美日歐少數廠商（Entegris、Air Liquide、SK Materials 等）
旋塗材料：主要被日本廠商（JSR、TOK、Shin-Etsu）和歐美廠商（Merck、Brewer Science）掌控
裝置：CVD/ALD 裝置由 AMAT、LAM、TEL 主導

需求端：

主要客戶：台積電、三星、英特爾、SK 海力士、美光等先進晶圓廠
需求隨先進節點資本支出增長而增長

代表公司與資本對映

產業鏈公司矩陣

產業鏈位置	代表公司	硬掩模相關業務	備註
沉積裝置	應用材料 (AMAT)	CVD/ALD/PVD 裝置	全品類覆蓋，市佔率領先
	科林研發半導體 (LAM)	CVD 裝置	蝕刻裝置更知名
	東京電子 (TEL)	CVD/ALD 裝置	日本龍頭
蝕刻裝置	科林研發半導體 (LAM)	幹法蝕刻裝置	蝕刻市佔率全球第一
	應用材料 (AMAT)	幹法蝕刻裝置
	東京電子 (TEL)	幹法蝕刻裝置
前驅體/特氣	Entegris	高純前驅體	收購CMC後增強
	默克 (Merck)	電子氣體、前驅體	收購Versum Materials
	空氣化工 (Air Products)	特種氣體
	SK Materials	前驅體、特氣	韓國本土龍頭
旋塗材料	JSR	SOC、SiARC	光刻膠龍頭延伸
	TOK	SOC、旋塗硬掩模	日本光刻膠廠商
	信越化學 (Shin-Etsu)	SiARC、旋塗材料
	Brewer Science	SOC	美國專業廠商
靶材	日礦金屬 (JX)	Ti 靶、Ta 靶
	霍尼韋爾	高純金屬靶材
量測裝置	KLA	膜厚測量、CD-SEM
	Onto Innovation	膜厚測量

A股/港股相關標的（定性關聯）

公司	相關業務	關聯度	說明
雅克科技	前驅體材料	中等	進入部分前驅體領域
南大光電	前驅體/特氣	中等	ALD 前驅體版面配置
晶瑞電材	電子化學品	較低	以光刻膠為主
江豐電子	靶材	中等	高純金屬靶材
滬矽產業	矽片	較低	間接關聯
華特氣體	特種氣體	中等	部分蝕刻用氣

投資邏輯

核心投資主題

1. 先進節點量價齊升邏輯

邏輯鏈條：

先進製程滲透率提升
       ↓
每片晶圓硬掩模層數增加（量增）
       ↓
單層材料單價提升（價增：高純度、新材料）
       ↓
硬掩模材料 ASP × 用量 雙升

2. 國產替代空間

前驅體、旋塗材料等高度依賴進口
國產化率處於早期階段 [行業估計：<10-20% 對於部分品類]
制裁風險下加速國產替代需求

3. 技術迭代帶來的新增量

技術趨勢	對硬掩模的影響
EUV 量產	減少多重圖案化次數，但硬掩模堆疊仍必需
GAA/奈米片	新結構可能需要新型硬掩模材料
背面供電 (BSPDN)	增加工藝步驟，潛在增量
CFET	垂直堆疊，對硬掩模精度要求更高

風險因素

風險	說明
EUV 替代多重圖案化	可能減少部分硬掩模用量（但影響有限）
技術路線變化	新型蝕刻技術（如原子層蝕刻 ALE）可能改變硬掩模需求結構
國產替代進度不及預期	技術壁壘高，驗證週期長
下游資本支出波動	晶圓廠擴產節奏影響短期需求

常見誤讀糾偏

誤讀 1：「硬掩模 = 光刻掩模（Mask/Reticle）」

糾正：

	硬掩模 (Hard Mask)	光刻掩模 (Photomask/Reticle)
英文	Hard Mask	Photomask / Reticle
材料	薄膜材料（a-C, SiO₂, TiN 等）	石英基板 + 鉻圖案
位置	在晶圓表面的工藝薄膜層	在光刻機掩模臺上
作用	蝕刻圖案轉移的中間掩模層	定義光刻圖案的母版
使用次數	每片晶圓上都沉積/去除	一片掩模用於曝光整批晶圓

一句話區分：硬掩模是”蝕刻的盾牌”，光刻掩模是”光刻的底片”。

誤讀 2：「EUV 普及後就不需要硬掩模了」

糾正：

EUV 確實減少了多重圖案化的次數（例如 7nm 可能從 SADP → 單次曝光）
但硬掩模不會消失，原因：
1. EUV 仍需要硬掩模做圖案轉移（蝕刻深寬比問題依然存在）
2. 多層堆疊仍需選擇比”階梯”
3. 某些層仍保留多重圖案化
4. 新結構（GAA 等）對硬掩模精度要求反而更高

誤讀 3：「硬掩模材料都是無機物」

糾正：

主流硬掩模確實是無機材料（SiO₂、SiN、a-C、TiN 等）
但 Spin-on 硬掩模 可以是有機/有機-無機雜化材料
- SOC (Spin-on Carbon)：含碳有機聚合物
- SiARC (Spin-on Anti-Reflective Coating)：有機-無機雜化
這些”軟”硬掩模通常用於頂層，真正的蝕刻掩模仍由下層無機材料承擔

誤讀 4：「硬掩模就是一層薄膜，工藝很簡單」

糾正：

先進節點的硬掩模是多層堆疊系統工程：

典型先進節點硬掩模堆疊（簡化）：

       光刻膠
    ─────────────
       SiARC        ← 旋塗，厚度控制
    ─────────────
       SOC          ← 旋塗，膜質均勻性
    ─────────────
       a-C          ← CVD，應力/氫含量控制
    ─────────────
       TEOS SiO₂    ← CVD，選擇比調校
    ─────────────
      目標層

每層都需要獨立最佳化：
- 膜厚（±1-2% 均勻性）
- 膜質（密度、應力、組成）
- 介面（粘附、擴散阻擋）
- 蝕刻選擇比（每對材料之間）

這 5 層之間需要 10 對 選擇比都達標，工藝視窗極其狹窄。

學習路徑

入門 → 進階 → 專家

Level 1 - 入門（2-4小時）
├── 理解蝕刻工藝基礎（為什麼需要掩模）
├── 區分硬掩模 vs 光刻膠 vs 光刻掩模
├── 瞭解多重圖案化基本概念
└── 推薦：各裝置商技術白皮書、半導體制造基礎教材

Level 2 - 進階（1-2周）
├── 硬掩模材料體系（a-C/SiO₂/SiN/TiN 特性）
├── 沉積技術（CVD/ALD/PVD）與膜質關係
├── 蝕刻選擇比工程原理
├── SADP/SAQP 工藝中硬掩模角色
└── 推薦：IEEE IEDM 短課程、JSSC 論文、ASM/LAM 技術報告

Level 3 - 專家（持續）
├── 多層硬掩模堆疊設計與工藝視窗最佳化
├── 新材料開發（低k相容硬掩模、ALD金屬硬掩模）
├── 原子層蝕刻 (ALE) 對硬掩模的影響
├── GAA/CFET 結構中的硬掩模挑戰
└── 推薦：SPIE Advanced Lithography 論文集、VLSI Symposium

關鍵資源

型別	資源	說明
教材	《Semiconductor Manufacturing Technology》by Quirk & Serda	製造基礎入門
教材	《Fundamentals of Semiconductor Manufacturing and Process Control》by May & Spanos	工藝控制
期刊	IEEE Transactions on Semiconductor Manufacturing	蝕刻/薄膜工藝論文
會議	SPIE Advanced Lithography + Patterning	多重圖案化/硬掩模前沿
行業報告	SEMI Material Market Data	市場規模參考
裝置商技術資料	AMAT/TEL/LAM 官網技術文件	沉積/蝕刻工藝引數範圍

一句話總結

硬掩模是先進晶片製造中不可或缺的”中間盾牌”——它用高抗蝕性的無機薄膜替代脆弱的光刻膠，在多重圖案化和高深寬比蝕刻中扮演圖案精確轉移的關鍵角色，其材料選擇、多層堆疊設計和選擇比工程直接決定了奈米級晶片的良率。

延伸閱讀與來源

來源型別	具體來源	說明
行業組織	SEMI (semiconpedia.org)	半導體材料市場統計架構
學術會議	SPIE Advanced Lithography	多重圖案化與硬掩模技術論文
學術會議	IEEE IEDM / VLSI Symposium	先進工藝整合論文
裝置商	應用材料 (Applied Materials)	CVD/ALD 硬掩模工藝技術文件
裝置商	科林研發半導體 (Lam Research)	蝕刻選擇比技術資料
裝置商	東京電子 (TEL)	硬掩模沉積技術文件
材料商	Merck/JSR/Entegris	前驅體與旋塗材料技術說明
期刊	JSSC / IEEE Trans. Semi. Manuf.	經過同行評審的工藝研究
分析師報告	各大券商半導體材料深度報告	市場規模與競爭格局參考

資料宣告：本文涉及的市場資料、技術引數均為行業共識或合理估算，部分數字因廠商保密無法精確獲取，已標註 [行業估計] 或 [行業典型]。投資決策請以最新官方揭露和專業機構報告為準。