HBM 产能分配（HBM Capacity Allocation）

3 秒看懂

HBM 产能分配 = AI 芯片的”粮食配给制”。 全球 HBM 产能集中在 SK 海力士、三星、美光三家手中，面对井喷的 AI 训练/推理芯片需求，谁能优先拿到 HBM 产能（通过长期协议 LTA、战略绑定），谁的 AI 加速卡就能出货。产能分配本质上是一场由存储厂主导、逻辑芯片厂商竞价的供应链权力博弈。

3 分钟产业解释

为什么”分配”成了核心问题？

HBM（High Bandwidth Memory，高带宽存储器）是当前 AI 加速卡的核心组件——没有 HBM，NVIDIA H100、AMD MI300X 等旗舰 AI 芯片就是”有脑无存”的废品。

问题在于：HBM 的产能扩张远慢于 AI 芯片需求增长。 原因包括：

1. 制造复杂度高： HBM 不是简单地把 DRAM 颗粒堆在一起，而是需要通过 TSV（硅通孔）将多层 DRAM Die 垂直互连，再经先进封装（如 CoWoS）与逻辑芯片集成。每一步都涉及良率损耗和额外产能投入。
2. 产能转化成本高： 把传统 DRAM 产线转为 HBM 产线，意味着牺牲利润率更高的 DDR5/LPDDR5 产能——存储厂不会无条件扩产。
3. 下游客户”抢粮”： NVIDIA、AMD、Google（TPU）、各大云厂商（Microsoft、Meta、Amazon 等）都在争夺有限的 HBM 供给，形成了卖方市场。

因此，“产能分配”不仅仅是工厂排产问题，而是存储厂与下游客户之间的战略博弈——谁签了长期协议（LTA）、谁出价高、谁的采购量大，谁就能优先获得供给。

分配的逻辑链条

上游晶圆产能 → TSV/堆叠工序 → 先进封装测试 → HBM 成品 → 交付逻辑芯片客户 → 集成为 AI 加速卡
       ↑                                    ↑
   传统 DRAM 产能                客户优先级排序
   转化的机会成本              (LTA/战略绑定/出价)

核心瓶颈通常在 TSV/堆叠和先进封装两道工序，而非前端 DRAM 晶圆制造本身。这意味着即便 DRAM wafer 产能充裕，HBM 成品产能仍可能受限于后端工序的产能天花板。

15 分钟专家深入

分配格局：三寡头与”一超多强”需求端

供给侧：三大存储厂

需求侧：以 NVIDIA 为锚的”一超多强”

NVIDIA 是全球最大的 HBM 单一买家。其每代旗舰 AI 加速卡的 HBM 容量持续攀升（见下文关键指标部分），带动 HBM 需求呈阶梯式增长。NVIDIA 的采购决策直接影响存储厂的产能规划和分配优先级。

此外，AMD（MI300X/MI350）、Google（TPU v5/v6）、以及国内 AI 芯片厂商也在争夺 HBM 供给，但议价能力和优先级通常弱于 NVIDIA。

分配机制详解

1. 长期供应协议（LTA）

大客户（尤其是 NVIDIA、主要云厂商）通常会与存储厂签订多年期 HBM 供应协议，以锁定产能和价格。LTA 是产能分配的”硬约束”——一旦签订，存储厂必须优先履约，剩余产能才分配给非 LTA 客户。

2. 战略绑定与技术协同

HBM 的每一代产品（HBM3 → HBM3E → HBM4）都需要存储厂与逻辑芯片厂商深度协同设计——接口规格、热预算、封装方案都需要提前 1-2 年对齐。这种技术协同天然形成了”排他性”：最早与存储厂共同定义规格的客户，往往也是最先获得量产产能的客户。

3. 价格优先级

在非 LTA 产能或灵活产能部分，出价高的客户优先。AI 芯片的高毛利使得下游客户对 HBM 价格敏感度相对较低（HBM 虽然贵，但占 AI 加速卡 BOM 的比例[行业估算约 30-50%]仍可通过终端定价转嫁）。

4. 地缘政治因素

美国对华半导体出口管制影响了部分中国客户的 HBM 获取能力。部分存储厂在分配产能时需要考虑出口管制合规，这进一步压缩了可分配范围。

技术原理

HBM 制造全流程与产能约束点

┌─────────────────────────────────────────────────────────┐
│  前端工艺 (Front-End)                                     │
│  ┌──────────┐    ┌──────────┐    ┌──────────┐            │
│  │ 晶圆制造  │ →  │ 测试筛选  │ →  │ TSV 制程  │            │
│  │ (DRAM Die)│    │ (KGD)    │    │ (硅通孔)  │            │
│  └──────────┘    └──────────┘    └──────────┘            │
│       ↑                                    ↓              │
│  需要先进制程                         关键瓶颈①             │
│  DRAM 工艺节点                       (TSV 良率 + 产能)     │
└─────────────────────────────────────────────────────────┘
                          ↓
┌─────────────────────────────────────────────────────────┐
│  后端工艺 (Back-End)                                      │
│  ┌──────────┐    ┌──────────┐    ┌──────────┐            │
│  │ 堆叠封装  │ →  │ 测试验证  │ →  │ 成品入库  │            │
│  │(8H/12H)  │    │          │    │          │            │
│  └──────────┘    └──────────┘    └──────────┘            │
│       ↑                                                   │
│  关键瓶颈②                                                │
│  (堆叠良率 + 热压键合（TCB）精度)                           │
└─────────────────────────────────────────────────────────┘

瓶颈①：TSV（硅通孔）工序

TSV 需要在 DRAM Die 上刻蚀微米级通孔并填充导电材料，用于垂直互连。这道工序：

• 不在传统 DRAM 标准工艺流程中，需要额外设备和工艺窗口
• 对晶圆平整度、刻蚀精度要求极高
• 良率直接影响有效产能

瓶颈②：堆叠与封装

将 8 层（8-high）甚至 12 层（12-high）DRAM Die 精确对准并完成键合：

• 层数越多，累积对准误差越大，良率越低
• 目前量产中使用热压键合（TCB）等工艺，对设备精度要求极高
• 12-high 配置相比 8-high 的产能效率显著下降（相同 wafer 投入，成品数量减少）

产能”虚数”效应： 一片 DRAM wafer 投入 HBM 生产，其产出的有效 HBM 带宽/容量远低于同片投入 DDR5 生产的产出，因为 TSV 损耗、堆叠良率、测试淘汰等因素层层叠加。这就是为什么”看起来 wafer 产能充裕，HBM 却不够用”——HBM 的”有效产能”是传统 DRAM 的一个折扣系数。

HBM 与逻辑芯片的封装集成

HBM 最终需要通过先进封装（主要是 CoWoS 系列工艺）与逻辑芯片（如 NVIDIA GPU）集成在同一封装基板上：

┌─────────────────────────────────────────┐
│              封装基板 (Substrate)         │
│  ┌─────────┐  ┌─────────┐  ┌─────────┐  │
│  │ HBM Stack│  │ Logic   │  │ HBM Stack│ │
│  │ (8-High) │  │ Die     │  │ (8-High) │ │
│  └────┬─────┘  └────┬────┘  └────┬─────┘ │
│       │             │             │       │
│  ┌────┴─────────────┴─────────────┴────┐  │
│  │     Silicon Interposer / RDL        │  │
│  │    (CoWoS-S 硅中介层 或 CoWoS-L)    │  │
│  └─────────────────────────────────────┘  │
└─────────────────────────────────────────┘

CoWoS（Chip-on-Wafer-on-Substrate）封装产能本身也是独立瓶颈——台积电的 CoWoS 产能扩张速度同样受限，形成”双重瓶颈”：HBM 芯片产能 + CoWoS 封装产能 = 最终可出货的 AI 加速卡数量。

技术演进史

关键趋势：每代 HBM 的堆叠层数增加、速度提升、单栈容量增大，但制造复杂度也指数级上升，使得产能扩张速度始终落后于需求增速。

技术路线对比

注意： HBM4 的具体技术规格仍在行业标准制定和各厂商方案竞争阶段，上表中 HBM4 数据为预期方向，不代表最终量产参数。

上下游

上游：原材料与设备

下游：终端应用

关键指标

供需与市场数据

⚠️ 以下数据为行业分析机构公开报告中的估算值，不同机构口径差异较大，仅作趋势参考，不构成精确数字引用。

需求端：

• AI 加速卡出货量持续增长是 HBM 需求的核心驱动力。每张高端 AI 加速卡通常需要 6-12 颗 HBM 堆栈（以 NVIDIA 旗舰产品为例）。
• 除 AI 训练外，大模型推理对 HBM 需求的拉动正在快速上升——尤其是在 moe 架构和长上下文场景下，推理侧的显存容量和带宽需求也在快速增长。
• 各主要云厂商（Hyperscaler）的 AI 资本开支计划（CapEx）是 HBM 需求的领先指标。

供给端：

• SK 海力士在 HBM3/HBM3E 代际的市场份额行业估算处于领先地位 [具体份额各机构估算不同]。
• 三星正在积极追赶，其 HBM3E 产品争取大客户认证的进展是市场高度关注的变量。
• 美光的 HBM 量产节奏相对滞后，但也在积极扩产。
• 三家存储厂均在规划 HBM 专用产能扩张，但产线建设周期较长。

价格趋势：

• HBM 在供不应求格局下享有显著溢价。长期协议价格通常为年度谈判，近年呈上涨趋势。
• HBM 虽然绝对价格高，但相对于 AI 加速卡整体 BOM 的占比使得下游客户对价格有一定承受能力。

代表公司与资本映射

投资逻辑

核心框架：“两把钥匙”模型

钥匙一：HBM 芯片产能 → 存储厂（SK 海力士、三星、美光）的扩产节奏和良率改善

钥匙二：先进封装产能 → 台积电 CoWoS 等封装产能的扩张速度

两把钥匙同时具备，AI 加速卡才能出货。 任何一把钥匙卡住，都会形成供给瓶颈。

投资脉络

1. 存储厂是 HBM 周期最直接受益者： HBM 高溢价显著改善存储厂 ASP 和利润率。SK 海力士作为先行者受益最大，但三星的追赶进度（尤其良率突破）是边际变量。
2. CoWoS 设备供应链是间接受益者： 先进封装扩产带动设备采购（热压键合、检测、CMP 等设备）。
3. NVIDIA 出货节奏受 HBM/CoWoS 双瓶颈制约： HBM 供给紧张 → AI 芯片出货量不及预期 → 影响 NVIDIA 营收指引兑现，但同时也维持了 AI 芯片的高 ASP。
4. 国产替代的结构性机会与风险： 若国产 HBM 或替代方案取得突破，将改变国内 AI 芯片厂商的供给约束；但短期内面临技术和地缘双重挑战。

常见误读纠偏

误读一：“HBM 产能不足是因为 DRAM 晶圆不够”

纠偏： 前端 DRAM 晶圆产能固然是基础约束，但当前 HBM 的核心瓶颈更在后端工序——TSV 硅通孔制程和多层堆叠封装。即使不增加新的 DRAM wafer 产能，仅改善 TSV 和堆叠良率就能释放显著的 HBM 有效产能。换言之，HBM 产能是”wafer 产能 × TSV 良率 × 堆叠良率”的乘积，乘数项的改善同样关键。

误读二：“三星技术实力强，很快就能追上 SK 海力士的 HBM 份额”

纠偏： 三星在 DRAM 前端工艺和封装技术上确实具备深厚积累，但 HBM 的先发优势不仅仅是技术问题，更是客户认证周期和 LTA 锁定的问题。NVIDIA 等大客户对 HBM 供应商的认证周期通常长达数季度到一年以上，且已有的 LTA 协议锁定了相当比例的产能给先行者。三星即便技术达标，要实质性改变份额格局仍需时间——这是一场”认证马拉松”而非”技术短跑”。

误读三：“HBM 需求会随 AI 泡沫破裂而崩溃”

纠偏： 即便 AI 投资热出现阶段性回调，HBM 的需求根基在于模型规模的结构性增长趋势（参数量↑、上下文长度↑、推理规模化）。且 HBM 产能扩张本身具有长周期特性（产线建设需 1-2 年），短期需求波动不会导致产能过剩——这与传统 DRAM 的强周期属性有本质区别。

误读四：“HBM 只是贵版 DRAM，技术壁垒不高”

纠偏： HBM 的技术壁垒体现在TSV 良率控制、多层堆叠精度、散热管理、信号完整性等多个维度的叠加，而非单纯存储颗粒性能。尤其在向 12-high 乃至更高堆叠演进时，热管理（散热路径变长、热密度增大）和机械应力控制成为新的技术挑战。这些壁垒不是简单砸钱就能短期突破的。

学习路径

Level 1: 了解基础
├── DRAM 基础知识（存储原理、制程节点概念）
├── HBM 基本概念（什么是 HBM、为什么 AI 需要 HBM）
└── 阅读：各存储厂投资者日材料中的 HBM 章节

Level 2: 理解产业链
├── TSV 工艺流程与良率挑战
├── CoWoS 等先进封装技术原理
├── 存储厂产能规划逻辑（HBM vs. DDR5 产能分配决策）
└── 阅读：台积电/存储厂法说会纪要中的产能指引

Level 3: 深入分配机制
├── LTA（长期供应协议）的商业逻辑
├── NVIDIA 等大客户的供应链管理策略
├── 地缘政治对 HBM 供给的影响
└── 阅读：供应链分析机构（如 TrendForce、Yole 等）的 HBM 报告

Level 4: 前沿追踪
├── HBM4 架构演进（逻辑基底 Die、更宽接口、新封装方案）
├── HBM 替代/补充技术（如 LPDDR 近存方案、CXL 内存扩展等）
├── 中国国产 HBM 及替代方案进展
└── 关注：各存储厂季度财报、行业展会（如 Hot Chips、ISSCC）论文

一句话总结

HBM 产能分配是 AI 产业链的”卡脖子”环节——它不是简单的产能问题，而是存储厂技术能力、先进封装产能、客户认证周期和地缘政治四重约束叠加形成的结构性稀缺，谁能抢到分配优先级，谁就能在 AI 军备竞赛中率先出货。

延伸阅读与来源

声明： 本页所引用具体数字均标注来源口径或注明为行业估算。因检索条件所限，部分数据点未获得原始验证，已以定性表述替代，读者在决策使用时请以厂商官方披露和一手行业报告为准。