HBM 混合键合

3 秒看懂

混合键合（Hybrid Bonding）是突破 HBM 堆叠层数极限、实现 AI 芯片带宽质变的核心互连技术——没有它，HBM4 及之后的超多层堆叠将无从落地，AI 算力天花板会被物理结构锁死。

一句话理解：传统微凸块像“积木叠放”，每层之间必须有物理间隙和焊料连接；混合键合像“冷焊接”，芯片之间在原子级别直接铜-铜熔合，没有焊料、没有间隔，间距缩到原先的 1/5 甚至更小。

3 分钟产业解释

HBM（High Bandwidth Memory，高带宽内存）是 AI 训练/推理芯片的标配存储器，它把多层 DRAM 芯片垂直堆叠在一起，通过 TSV（硅通孔）和互连结构传输数据。传统 HBM 使用微凸块（Microbump）连接各层，每个凸块包含铜柱和焊料帽，物理结构决定了凸块间距不能无限缩小——当堆叠层数超过 12 层时，微凸块的寄生效应、热管理和对齐精度会形成难以逾越的瓶颈。

混合键合的本质，是在室温下先让两个芯片的介质层通过范德华力预键合，再升温让铜焊盘相互扩散融合，形成“无缝连接”。由此带来的质变：

• 键合间距（即相邻互连点中心距）：从微凸块的约 25–55 μm（不同代际有差异）降至 10 μm 以下，先进方案可达 1 μm 或更低；
• 堆叠层数：从 12 层可扩展至 16 层甚至 20 层以上；
• 单引脚带宽与能效：因寄生电阻/电容大幅降低得到系统性提升。

产业落地节奏（据 Yole Group 2023/2024 报告；Omdia 2024Q2 数据）：

• HBM3（多数现役产品，如 NVIDIA H100/H200 配套）：主流为 TC-NCF（非导电膜热压）键合 + 微凸块方案，并未大规模采用混合键合；
• HBM3E（2024 年陆续量产）：部分供应商开始在特定层级试用混合键合，但整体仍以微凸块为主；
• HBM4/HBM4E（目标 2025–2027 年量产）：业界公认的混合键合规模化导入节点，届时单 stack 容量、带宽将跨代提升。

技术原理

什么是混合键合？电介质键合 + 铜键合的二合一

芯片互连本质上要同时解决“机械固定”和“电气导通”两类问题。传统微凸块方案用焊料球/铜柱（电气 + 支撑）外加底部填充胶（机械增强）来实现；混合键合则让介质层和铜焊盘各自承担一项功能，在同一个键合面上同步完成。

结构与原理拆解：

1. 介质层-介质层键合：每个芯片表面覆盖一层 SiO₂ 或 SiCN 等介质材料，经超精密化学机械抛光（CMP）后达到亚纳米级粗糙度。两片芯片在室温下接触时，表面羟基（-OH）形成氢键，随后在退火过程中缩合成共价键（Si-O-Si），提供高强度机械连接。
2. 铜-铜键合：键合面上的铜焊盘预先在 CMP 中形成约数纳米的微凹陷（dishing），接触后受热膨胀、相互扩散、晶粒生长，最终形成一体化的铜连接，同时被四周已键合的介质层“锁死”，无需焊料也不会氧化。

结构示意图（文字描述）：

  上层芯片
  [介质层]---[介质层]
  [Cu焊盘]┌─[Cu焊盘]  ← 扩散融合为一体
  [介质层]---[介质层]
  下层芯片

主流工艺路径：W2W vs. D2W

HBM 的 3D 堆叠存在两种技术路线（两种路径常在同一模组内共存）：

• W2W（晶圆对晶圆，Wafer-to-Wafer）：将多层 DRAM 晶圆一次性整体键合后再切割。
  • 优点：单位时间内处理的互连对数多，效率高，适合同构堆叠（多层 DRAM→多层 DRAM）。
  • 弱点：要求两片晶圆 Die 良率极高且匹配；若某层晶圆良率偏低，整组报废成本高昂。
• D2W（芯片对晶圆，Die-to-Wafer）：将已切割、分选好的良品 DRAM Die 逐片键合到目标晶圆上。
  • 优点：可预先剔除已知坏 Die，良率管理更友好，适合异构集成（逻辑基底 + 多层 DRAM）。
  • 弱点：单 Die 键合吞吐量远低于 W2W，产能扩张需投入大量键合机。

HBM 的实际应用场景（据 SK 海力士、三星在 IEDM/ECTC 等学术会议公开披露的技术路线）：

• 多层 DRAM 堆叠主体通常倾向 W2W（保证产能和一致性）；
• 基底逻辑 Die 与 DRAM 堆叠之间的连接可能采用 D2W（方便匹配不同芯片来源和良率分布）。

公开资料未见各家 HBM4 最终量产工艺选择为全 D2W 还是 D2W+W2W 混合方案的确定信息。

工艺关键与良率瓶颈

1. CMP 纳米级平整度：介质表面粗糙度需控制在 <0.2 nm（RMS），铜焊盘凹陷深度与形状（profile）须与退火温度、CTE 失配精确匹配。任何残留颗粒或划痕都会导致键合空洞。
2. 对准精度：1 μm 以下的焊盘直径对应 ±0.1 μm 或更严格的对准容差，对键合机光学系统、机械稳定性和温度控制提出极限要求。
3. CTE 失配：硅中介层/芯片、介质层、铜焊盘的 CTE 差异在 200–300℃ 退火时会引入热应力；不当补偿可致键合开裂或长期可靠性衰减。
4. 界面洁净度：表面氧化、有机残余、尘埃颗粒均为“键合杀手”；每颗直径为键合间距 1/3 的颗粒即可能导致该区域失效，键合车间通常为 Class 1 或更高级别洁净室。

关于量产良率，公开资料未见主要原厂（SK 海力士/三星/美光）正式披露混合键合 HBM 产线的真实良率数据。行业普遍定性描述为“处于良率爬坡早期阶段”。

关键参数

本节参数均限定为“混合键合应用于 HBM 堆叠”相关指标，不涵盖该技术在 CMOS 图像传感器或 3D NAND 等其他领域的参数。

技术参数

产能与经济参数

截至 2024 年，HBM 混合键合远未达到成熟的“单机台产能/成本摊分”公开披露阶段，以下为基于设备行业侧信息的定性判断：

• 键合机关键指标：单台键合机的 W2W 或 D2W 吞吐量以每小时键合晶圆数（Wafer per Hour）计，直接影响一条产线的满产产出量。由于机台规模和真空腔体设计不同，公开资料未见统一基准数据。
• 成本结构：键合步骤在 HBM 先进封装成本中占比高于微凸块方案，单位堆叠层的增量成本来自设备折旧、超净环境维护、CMP 研磨液等耗材和时间成本。行业未公开每 Gbit 的具体成本增加幅度。

技术路线

当前世代（截至 2024）：混合键合尚未大规模量产

• HBM3（已导入）与 HBM3E（逐步上量）：主流键合方案仍为：
  • TC-NCF（热压-非导电膜，Thermal Compression – Non-Conductive Film）：SK 海力士专有技术，先在芯片间敷一层非导电膜，再在热压下实现微凸块连接和薄膜固化。
  • MR-MUF（Mass Reflow – Molded Underfill，批量回流-模塑底部填充）：三星主推方案，先一次性批量回流焊接微凸块，再以模塑材料填充间隙。
• 上述两种方案本质上仍是微凸块技术族，部分厂商可能在 HBM3E 后段探索“混合键合 pre-production 验证”，但未正式量产。

混合键合路线图（据主要公司公开声明整理）

SoIC 路线与 HBM 的交叉

台积电的 SoIC（System on Integrated Chips）是晶圆级混合键合实现 3D 堆叠的另一种表达，已率先用于 AMD MI300X（2023 年底宣布发货）——该产品是将 CPU/GPU 计算芯片堆叠并采用混合键合，并非 HBM 堆叠 DRAM 本身。2025 年后，台积电 SoIC 路线与 HBM 混合键合的融合深度将直接影响 AI 芯片的系统级带宽和能耗表现。

上游

上游是设备和材料，是整个产业链准入门槛最高、供给集中度最强的部分。

核心设备：键合机

混合键合键合机几乎决定了产业扩产速度和封装良率上限。

关键辅助设备

• CMP 设备：应用材料（AMAT）、日本荏原（EBARA）垄断高端先进封装 CMP 市场。
• 量测/缺陷检测：科磊（KLA）、应用材料、Hitachi High-Tech 的电子束/光学检测设备，用于在线监测键合前晶圆表面质量和键合后界面空洞。
• 等离子活化设备：EVG、Nordson MARCH 等供应界面活化所需等离子系统，提升介质层键合强度。

核心材料

• 超高纯抛光液/垫：针对介质与铜的双材质 CMP 需求，3M、Fujimi、DuPont 等公司有专用配方。
• 前驱体/介质材料：介质层（SiO₂、SiCN 等）的沉积依赖 CVD/ALD 前驱体，主要供应商包括默克、液化空气集团、SK Materials 等。
• 键合载板/玻璃基板：临时键合/解键合过程中，需使用高平整度载板，SUSS、3M、Shin-Etsu 等有供货。

中国国产化率：公开资料显示，在上述高端领域，国内供应商仍集中在低标号抛光液/垫、部分国产前驱体和中后段湿化学品，关键设备与高价值材料进口依赖度较高；具体国产化比例未披露。

下游

AI 芯片设计公司与系统集成

• 英伟达（NVIDIA）：B200/GB200 产品组合仍搭配 HBM3E，以 CoWoS-L 等先进封装集成；未来与台积电/存储原厂合作导入混合键合 HBM4 时间点未公开（据 2024 GTC 技术宣讲整理，公开资料未见明确量产时间表）。
• AMD：MI300X 采用台积电 SoIC 混合键合整合计算核心，HBM 集成侧沿用 CoWoS 中介层方案；未来逐步向 “逻辑混合键合 + HBM 混合键合” 演进倾向明确，但未公开具体时间表。
• 谷歌（Google）：TPU v5 对应封装细节未全面公开；据已公开论文和技术会议，其自研芯片已采用 HBM 和先进封装，混合键合采用情况待观察。
• 其他自研芯片厂商：Amazon (Trainium/Inferentia)、微软 (Maia)、Meta (MTIA) 以及中国 AI 芯片公司（华为昇腾、寒武纪、壁仞等）均处于 HBM 依赖与先进封装跟随状态。

AI 服务器/算力基础设施制造商

下游服务器厂商（超微 Supermicro、浪潮 Inspur、西部数据/联想、富士康等）主要是封装方案的接受端，不直接主导混合键合技术选型，但需解决因高热密度（HBM 与 GPU 同步提升功耗）带来的散热和功耗架构挑战。

受益公司

以下列示在 HBM 混合键合产业价值链中已公开表明布局、技术领先或获市场较多关注的公司。不存在“推荐”“买入”等判断，仅为产业链图谱呈现，具体财务与份额需结合最新公开披露核实。

中国上市公司相关布局（公开资料整理，仅列名称与技术方向，不含规模预测或建议）：

• 盛合晶微（未上市）：已对外提供混合键合工艺服务，据公司官网及行业报道具备 W2W 及 D2W 工艺能力。
• 通富微电：与 AMD 深度绑定，承接先进封装外溢；公开资料未见混合键合量产规模披露。
• 长电科技：XDFOI 平台覆盖 2D/2.5D/3D 先进封装；混合键合技术路线布局在技术公告中有提及，量产时间未明确。
• 中芯国际：逻辑晶圆代工为主，混合键合并非其主营业务；但其先进制程能力可为逻辑基底 Die 代工提供支撑。

市场规模

数据口径说明：以下数据优先引用 Yole Group、Omdia、TrendForce 等半导体分析机构公开发布的信息。因统计对象（HBM 全产业链 vs. HBM 颗粒 vs. HBM 封装 vs. 混合键合设备）不同，数字差异较大，请务必注意年份、口径。

HBM 整体市场规模（包含传统微凸块与混合键合）

混合键合设备的直接市场空间

公开资料中未见独立的“HBM 混合键合专用设备市场”统计，该类设备营收经常归并到先进封装键合机大类中。Yole Group 2023 年报告指出，整个先进封装键合机市场（含混合键合、TCB、倒装焊等）在 2022 年约为 15–20 亿美元，预计 2028 年超过 40 亿美元，其中混合键合的占比将持续扩大（未列精确百分比）。

中国 AI/HPC 芯片对 HBM 的采购需求：受美国出口管制影响（2023 年 10 月更新规定），中国大陆企业获取最新世代 HBM 受到明确限制。国内自研的 AI/HPC 芯片所能采用的内存形态与代际发展存在政策不确定性，公开资料无法给出独立的中国 HBM 混合键合市场预测。

玩家对比

HBM 原厂技术路线对比（截至 2024Q2 公开信息）

设备商竞争格局（定性描述）

• BESI vs. EVG：BESI 在 D2W 混合键合设备和台积电/Intel 等逻辑代工侧占据较强认知度；EVG 则长期主导 W2W 研发和前导量产。公开市场份额数据未见。
• 应用材料 vs. TEL：两者均试图提供“CMP+ 键合”一体化解决方案，依托已有半导体设备平台优势进行整合。
• 中国厂商：在主流 HBM 原厂的量产线中，公开资料未见中国键合机企业成为正式批量供应商。

风险

1. 良率与热管理瓶颈：当 HBM 堆叠层数从 8/12Hi 向 16Hi+ 跨越时，混合键合工艺中任何单层缺陷都将造成整组损失；散热通道随堆叠增高变长，底层 DRAM 的热积聚问题可能降低寿命和可靠性。
2. 成本-收益剪刀差：混合键合带来的设备投资、洁净环境维护、耗材（抛光液/垫等）成本极高，若 HBM4 终端售价上涨过快，部分 ASIC 或推理卡客户可能转向较低带宽的替代方案（如 LPDDR 内存方案或降级 HBM）。
3. 供应链地缘风险：核心设备（键合机、CMP）高度集中于欧洲、日本与美国企业，受各国出口管制政策高度敏感；HBM3/3E 已列入美国对华出口管制范围，对国内客户的 HBM 供给安全形成实质性影响。
4. 技术标准与生态割裂：混合键合设计规则（Design Rule）与 PDK 未完全标准化，设计公司需要为不同原厂、不同封装厂做定制化适配，抬高了设计成本和生态碎片化风险。
5. 替代技术可行性：对于堆叠 ≤12 层的 HBM，改良微凸块结合先进底部填充材料，仍可能延续成本优势；太早强制切换混合键合或存在“过度设计”的争论。
6. 知识产权风险：HBM 和混合键合的基础专利/关键工艺专利集中在少数原厂和设备商手中，新进入者可能面临专利诉讼或高昂授权成本。

误读纠偏

1. “所有 HBM3E/HBM4 都已经使用混合键合”

   • 事实：截至 2024 年，已量产 HBM3 和 HBM3E 的主流方案仍为 TC-NCF 或 MR-MUF，未采用混合键合。混合键合的大规模量产预计在 HBM4 时期（2025+）。

2. “混合键合=台积电的 SoIC”

   • 部分纠偏：SoIC 是台积电对晶圆级混合键合的商标名称，HBM 堆叠厂（SK 海力士、三星、美光）在 DRAM 堆叠主体中实施的是存储原厂自主开发的混合键合方案，与台积电 SoIC 并非同一产品。二者可能在逻辑基底连接处出现交集，但不等于同质。

3. “只要用了混合键合就能让 HBM 带宽翻倍”

   • 误读：混合键合移除的是“互连瓶颈”，单引脚带宽还受限于 DRAM 核心电路设计、TSV 寄生参数和接口协议。混合键合是必要条件而非充分条件。

4. “混合键合良率已经接近微凸块水平”

   • 误读：目前公开资料未见混合键合 HBM 量产良率披露；多位行业专家在公开会议（IEEE ECTC）中指出良率爬坡仍需时间。

5. “中国已经开始量产混合键合的 HBM”

   • 事实：国内封装厂（如盛合晶微）具备混合键合工艺服务能力，但公开资料未见其为 12Hi 以上 HBM 提供成熟量产服务的确认信息。

最新事件

按时间线列示近期公开的关键进展（无未来预测）：

• 2024 年 4 月：SK 海力士在投资者会议上再次确认，HBM4 将采用混合键合，16Hi 为目标首发，具体键合技术细节未公开。
• 2024 年 3 月：NVIDIA GTC 2024 正式发布 B200 / GB200 产品，配套 HBM3E。黄仁勋未在现场宣布混合键合 HBM 的节点信息，HBM4 路径留待后续迭代。
• 2024 年初：台积电 CoWoS-L 封装产能持续紧张，引发 AI 供应链讨论 CoWoS 与混合键合 HBM 在 HBM4 中的整合可能面临产能错配，公开资料未见台积电与存储原厂发布联合解决方案的正式时程。
• 2023 年 12 月：AMD MI300X 正式发货，确认计算核心采用台积电 SoIC 混合键合，HBM 集成仍基于 CoWoS。
• 2023 年 10 月：美国商务部工业与安全局（BIS）更新出口管制法规，对 HBM 内存向中国的出口施加更多限制，直接影响中国 AI 芯片厂商获取下一代 HBM 的能力。

跟踪指标

以下指标用于辅助观察混合键合产业进展，不构成任何交易/投资指令：

1. 主流量产节点信号：关注三大原厂（SK 海力士、三星、美光）HBM4 正式发布会中是否确认“大规模采用混合键合”及首发堆叠代数（如 16Hi）。
2. 键合机出货与订单：BESI/EVG/应用材料/TEL 等关键设备商的季度订单电话会与财报中，是否提及“混合键合设备出货增长”及“存储客户订单占比”——这是产能扩张的先行指标。
3. 良率与产能信息披露：原厂在学术会议（IEDM、VLSI Symposium、ECTC）和企业简报中关于“D2W/W2W 混合键合良率”的关键数据披露。
4. AI 旗舰芯片的 HBM 代际参数：NVIDIA、AMD、Intel 发布新一代 AI 芯片时披露的 HBM 代别、层数、带宽与封装技术，判断混合键合是否成为标配。
5. 专利布局与设计规则：USPTO/WIPO 专利数据库中以“hybrid bonding + HBM”为核心词的专利申请趋势；标准化组织（如 JEDEC）与行业联盟的技术草案更新。
6. 出口管制与地缘政策：美国 BIS、荷兰政府、日本经济产业省更新出口管制清单中对先进封装键合设备和 HBM 相关产品的限制变动。

信源

本文信息综合自以下公开资料（不含付费与未公开内部资料），获取截止时间为 2024 年上半年。所有具体数字均已尽力标注来源与年份。因统计口径与发布时点差异，不同来源数据可能存在不一致。

• Yole Group（Yole Intelligence / Yole Développement）：HBM 市场与先进封装设备年度报告 2023/2024
• Omdia：DRAM 及 HBM 市场跟踪 2023/2024
• TrendForce：Memory 与 AI 芯片市场季报 2023/2024
• IRDS（International Roadmap for Devices and Systems）：2022 版封装与互连章节
• IEEE ECTC / ESTC / VLSI Symposium / IEDM：2022–2024 年相关学术论文与演讲
• SK 海力士 2024 年投资者日演示材料
• 三星半导体封装事业公开技术日（2023）及投资者公开信息
• NVIDIA GTC 2024 技术分享
• AMD 官方博客/分析师日关于 MI300X 混合键合及 CoWoS 的说明
• 台积电技术论坛与年报（2023–2024）
• 美国商务部工业与安全局（BIS）：2023 年 10 月出口管制更新公告