HBM PHY

3 秒看懂

HBM PHY 是连接 HBM 内存堆栈与计算芯片的物理层接口，决定海量数据进出内存的速度与能效。它是高性能 AI 芯片、GPU 的计算“血管”，每一代 HBM 带宽翻倍的背后，PHY 都要在信号完整性和功耗间完成极致平衡。

3 分钟产业解释

HBM（高带宽内存）把多层 DRAM 芯片垂直堆叠，通过硅中介层（Silicon Interposer）与计算芯片相连，而 PHY（物理层）就是这条通路的“神经突触”。它不只是简单的导线，集成了高速串行/并行收发器、时钟恢复、均衡、链路训练、去偏移校准等复杂电路，负责将上千条并行数据线以每秒几 Gb 的速率稳定运行。

在典型 2.5D 封装中，计算芯片（如 GPU、AI 加速器）和 HBM 堆栈各自内建 PHY。计算端的 PHY 通常作为独立 IP 模块（硬核或软核）集成在 SoC 内部，与内存端的 PHY 通过微凸点和硅中介层短距互联。PHY 设计面临的核心矛盾：一方面需支持每代 HBM 倍增的 IO 速率和不断增加的通道数，另一方面又要严格限制功耗和芯片面积，因为成百上千路收发器同时工作产生的热量和电流密度极易成为系统瓶颈。

产业中，HBM PHY IP 主要由 Synopsys、Cadence 和 Rambus 等公司授权提供，也有垂直集成厂商（如 NVIDIA、AMD、Intel）为自家产品深度定制，通过架构级的协同优化来争夺更高的有效带宽。

15 分钟专家深入

PHY 在 HBM 系统中的角色 HBM 采用宽并行接口（1024 位），但并不是一个单一的 1024 位总线，而是分成多个独立通道（Channel）。每个通道通常为 128 位，拥有独立的命令/地址总线和数据总线。PHY 需要为每个通道提供全部模拟与数字前端，并通过芯片级的全局信号（如时钟树、电源网络）维持多通道间的同步与低噪声。HBM2 已引入伪通道（Pseudo‑Channel）概念，HBM3 延续并增强此特性，将单个通道的数据总线分割为两个半独立子通道，以提升存取效率；PHY 内部相应地必须支持这种时隙复用，同时确保时序训练和去偏移逻辑能分别管理不同子通道的延迟差异。

从 PHY 架构看关键技术点

• 时钟方案：早期 HBM 使用转发时钟（DQS），接收端利用 DQS 采样数据；HBM3 转向独立 WCLK（Write Clock）和 RCK（Read Strobe），配合每口引脚的内部锁相环（PLL/DLL）实现更精密的相位对齐。PHY 必须能对每路时钟进行精细相位插值，以抵消中介层布线的不等长和温度漂移。
• 均衡与信号调理：随着单引脚速率从 1 Gbps 级迈向数 Gbps，信道损耗加剧。接收端需引入 CTLE（连续时间线性均衡）和 DFE（判决反馈均衡），发射端则可能包含前馈均衡（FFE）。这些模块的参数不是固定的，需要链路训练阶段通过握手自动适配。
• 链路训练与去偏移：在上电或复位后，PHY 会执行一整套训练流程，包括对齐写/读眼图、消除通道内各 DQ 比特间的偏差（De‑skew），并且要适应 HBM 堆栈内不同 DRAM 层与基底芯片间的延时差异。现代的 HBM PHY 可以在几百纳秒量级完成全链路校准。
• 电源与噪声管理：成百上千对高速 IO 同时翻转，产生巨大的同步开关噪声（SSN）和电源纹波。PHY 设计需要内置片上电容、电源分隔和精细的电流控制，常采用 LDO 直接供电或与片外 VRM 深度联动。硅中介层的 PDN 建模和去耦设计是决定实际速度上限的关键。
• 封装集成对 PHY 的影响：HBM 依靠 CoWoS‑S 等 2.5D 封装将 PHY 互连长度缩短至毫米级，因此链路损耗远小于板级互连，这让 PHY 可大幅简化长距离 SerDes 式的复杂编码和前向纠错，能用相对简单的 NRZ / 纯并行方式达到超高带宽，同时降低功耗。但微凸点密度、中介层材料的热膨胀差异又会带来新的机械应力与电气可靠性挑战，PHY 须有充分的时序裕度。

与常见内存 PHY 的差异

• HBM PHY 是“超短距、超宽并行”的结构，不做时钟数据恢复（CDR）式的异步传输，本质上仍是源同步并行总线。
• DDR/LPDDR PHY 驱动的是较长的 PCB 走线，损耗大，需要用更复杂的校准和均衡；HBM PHY 虽然也引入均衡，但更多是为了克服高频下的 ISI 和反射，而非数 dB 的长线损耗。
• 面积和能耗指标苛刻：一个 8 层 HBM3 堆栈可以产生 TB/s 级带宽，而分配给整个 PHY 的功耗预算仅在数十瓦量级，这意味着单比特能耗必须控制在 1 pJ/bit 附近甚至更低。

技术原理（最深）

这里用一维推演和简洁模拟来解释 PHY 如何在多通道并行总线上完成收发。

链路抽象模型 一条 HBM 通道的数据总线包含 128 根 DQ 和一对数据时钟（WCLK/RCK）。假设每根 DQ 速率 6 Gbps，整个通道的原始数据率是 128\times 6 = 768 Gbps。PHY 内部为每一条 DQ 配置一个小型收发单元（Slice），多个 Slice 共享 PLL、参考电压、校准引擎。

              SoC 侧                                        DRAM 堆栈侧
  +----------------------------+            +----------------------------+
  | 逻辑接口 <-> 并行转串/串转并 |            | 并行转串/串转并 <-> 存储核心 |
  |         |                    |            |                    |         |
  |  +------+------+          +---+          +---+          +------+------+  |
  |  | TX FFE      |---DQ0----|           |---DQ0----|      | RX CTLE+DFE|  |
  |  | RX CTLE+DFE |---DQ1----|  μ-bumps  |---DQ1----|      | TX FFE      |  |
  |  |    ...      |          | & Silicon |          |      |    ...      |  |
  |  | Clk phase   |---WCLK--->| Interposer|<--RCK-----|      | Clk recovery|  |
  |  +------+------+          +---+          +---+          +------+------+  |
  |         | 训练控制(MBIST)         |         训练控制                |
  +----------------------------+            +----------------------------+

关键机制

1. 时钟相位插值：接收端 PLL 生成多相时钟，再根据训练结果选出最优采样相位。某些设计会持续在线调整，以跟踪电压温度漂移。
2. 每比特去偏移（Bit‑level de‑skew）：训练时发送端发出特定 PN 序列，接收端对每条 DQ 单独计算延迟，再通过数字延迟线或 FIFO 指针拉齐所有比特。不同通道、不同伪通道间也需要额外对齐。
3. 写均衡（Write Leveling）：存在多个 DRAM 层时，写命令到达各层的时间不同。PHY 配合 DRAM 进行时序测量，动态调整各层的 DQS 与 DQ 的对齐关系，使得写入窗口重叠。
4. 参考电压校准：对于单端信号（如 POD 推挽终结），VREF 理想值受通道特性和终结电压影响，PHY 内建 VREF 发生器，可在训练期间自动扫描最佳电压。
5. 功耗比例设计：不进行读写时，PHY 可快速进入低功耗状态（如关闭部分偏置电流、门控时钟），并能在几个周期内唤醒。深度睡眠时维持校准结果以减少下次唤醒时的训练时间。

典型参数指标（定性描述）

• 每引脚数据速率：新一代标准可达 6 Gbps 以上[来源：JEDEC HBM 标准演进公开信息]。
• 堆栈总带宽：由 IO 总位数（如 1024 位）乘以每引脚速率算出，HBM3 典型值可超越 800 GB/s。
• 能效：PHY 单比特能耗通常在 1 pJ/bit 附近或更低，先进工艺下可接近 0.5 pJ/bit，但具体数值随速率、均衡复杂度变化很大 [供应链估算]。
• 链路训练时间：一般要求在微秒至毫秒级完成，以满足系统快速启动需求。

技术演进史

• HBM1 时代 (2013‑2015)：每引脚 1 Gbps，1024 位总线，总带宽 ~128 GB/s。PHY 尚属过渡形态，大量沿用 DDR 技术，IO 电路相对简单，功耗和面积开销首次面对 2.5D 集成考验。
• HBM2/2E 时代 (2016‑2020)：每引脚速率提升至 2.0 Gbps，后 2E 达 3.6 Gbps；引入伪通道，PHY 需解决更精细的时钟延迟控制和更复杂的训练协议。Rambus、Synopsys 等推出成熟的 IP 硬核。
• HBM3 时代 (2021‑)：速率跳升至 6.4 Gbps（每引脚），通道数保持 16（1024 位），带宽进入 800+ GB/s 世代。信号完整性挑战促使均衡器（CTLE/DFE）成为标配，时钟方案从 DQS 转向独立 RCK/WCLK；供电要求更严苛，常采用双轨或 LDO 直供。
• HBM3E 及未来 (2024+)：数据速率向 8 Gbps 或更高推进，有望引入更先进调制（如 PAM4? 尚在探讨）。PHY 将面临微凸点极限，须与硅光互连、共封装光学等新物理介质协同设计。

技术路线对比

注：具体数据依据 JEDEC 公开规范与厂商白皮书估算，部分数值因实现不同存在范围。

上下游

上游

• IP 供应商：Synopsys (DesignWare HBM PHY), Cadence (Denali IP), Rambus (HBM PHY), Alphawave Semi 等，提供工艺硬核或可配置软核。
• EDA 与仿真工具：Cadence Spectre/AMS, Synopsys HSPICE, ANSYS HFSS/RedHawk，用于通道建模、信号完整性仿真和电源网络分析。
• 代工厂与封装：台积电 CoWoS‑S/L/R 工艺，三星 I‑Cube，英特尔 EMIB，硅中介层和微凸点技术直接决定 PHY 能实现的最高速度。

下游

• 高性能计算芯片：NVIDIA A100/H100/B200, AMD MI250X/MI300X, Google TPU, 自定义 AI ASIC。
• FPGA 加速卡：Intel Agilex with HBM, AMD Versal HBM 系列，集成硬核 HBM PHY。
• 网络与存储加速器：数据平面处理器（如 Juniper, Broadcom 超大容量交换芯片也开始考虑 HBM）。

关键指标

注：具体数值依据 JEDEC 公开资料及供应商数据手册；未检测到确证信息处用趋势描述。

供需与市场数据

根据多家分析机构数据，受 AI 训练和推理需求驱动，HBM 出货量在 2023‑2024 年呈现爆发式增长，带动 HBM 接口 IP 与 PHY 的授权需求同步攀升。HBM 的供需失衡主要集中在 DRAM 颗粒及封装，但 PHY IP 作为必不缺少的芯片设计模块，由于其技术壁垒高、可选项少，头部 IP 供应商的相关业务收入呈现高双位数增长。

2024 年，HBM 占整体 DRAM 晶圆投片比例预计持续提高，相应地集成 HBM PHY 的芯片设计项目激增，Synopsys、Cadence 等公司的接口 IP 收入中 HBM PHY 比重不断扩大。由于先进 AI 芯片几乎全部采用 2.5D/3D 封装，深度定制的 PHY 被视为差异化竞争中的关键一环，因此该 IP 的市场价值仍处于上升通道。

来源：第三方半导体市场分析报告，数据为行业估算。

代表公司与资本映射

• IP 授权巨头

  • Synopsys：DesignWare HBM PHY，最早完成 HBM3 验证的 IP，在 5nm/3nm 节点均有布局，支持各代 CoWoS。
  • Cadence：Denali HBM PHY，面向主流代工厂先进工艺，强调功耗和面积优化。
  • Rambus：提供高能效 HBM3 PHY 与控制器完整方案，擅长 Lab 互操作性测试。
  • Alphawave Semi：新兴 IP 授权商，在高速连接领域拓展，HBM PHY 亦为其重要产品线。

• 垂直自研厂商

  • NVIDIA：自研定制化 HBM PHY，与自家 GPU 架构深度耦合，有效带宽和能效领先行业。
  • AMD：通过 Infinity Fabric 技术整合自身 PHY 设计，实现多芯片高带宽互联。
  • Intel：Sapphire Rapids/Max 系列 GPU 搭载 HBM，内部开发 PHY 以匹配 EMIB 封装特性。
  • Google：TPU 系列定制 ASIC 搭载自家设计的 HBM PHY，强化推理与训练的存储吞吐。

从二级市场角度看，Synopsys 和 Cadence 的接口 IP 业务被视为 EDA 收入中增长最快的细分之一；Rambus 直接受益于 HBM 相关合同与专利授权，业绩对 HBM 市场周期性更为敏感。投资 HBM 链可关注这些 IP 供应商以及代工、封测龙头。

投资逻辑

1. AI 算力瓶颈由计算转向存储：大模型参数量万亿级，训练时每步需高速调取大量参数，HBM 带宽决定总体吞吐。随着模型规模扩张，PHY 升级是释放下一级算力的前提。
2. HBM 渗透率从 GPU 向通用处理器、FPGA 扩散：越来越多非 GPU 加速芯片采用 HBM，带动 PHY IP 授权及定制需求。IP 供应商的 TAM 持续扩大。
3. 技术门槛高、替代品少：HBM PHY 涉及模拟、信号完整性、封装、protocol 等多学科交叉，自研成本极高，导致外部 IP 粘性极强。供应商议价能力突出。
4. 国产化窗口：在地缘影响下，中国自主 AI 芯片的研发促使国内 EDA 公司和芯片设计公司加速自研或替代 HBM PHY IP，相关标的具有长期成长逻辑。
5. 风险：HBM DRAM 被少数存储厂高度垄断，供应受限可能间接影响 PHY IP 的部署节奏；新兴内存技术（如 3D Xpoint、CXL 内存池化）可能分流部分高带宽应用。

常见误读纠偏

1. “HBM PHY 只在内存芯片里”
   事实上，计算芯片（SoC/GPU）和 HBM 堆栈内部都各有一个 PHY，两端通过微凸点对接。计算芯片侧的 PHY 设计更为复杂，因为要承载训练和电源管理等更多职责，且往往面临更严格的面积约束。

2. “速率提升只需让 DRAM 核心跑更快”
   HBM 每一代带宽跃进，瓶颈主要在 PHY 和接口通路，而非 DRAM 核心频率。PHY 必须解决信号衰减、多通道同步和功耗密度问题；很多时候 DRAM 内部结构并未大改，带宽增益基本上来自 IO 速率倍增和通道数调整。

3. “HBM PHY 和普通 SerDes 一样”
   虽然两者都涉及均衡和时钟恢复，HBM PHY 工作在源同步的短距并行模式下，不采用 CDR 从数据中恢复时钟，也不需 8b/10b 或 128b/130b 编码。它的设计重心是超低功耗多路并行同步，而非长距串行收发。

学习路径

1. 基础规范：阅读 JEDEC 公开的 HBM3 规范（尤其第 5、6 章关于 PHY 电气和时序），理解信号组、时钟方案、训练状态机。
2. 模拟与 SI 知识：掌握 IBIS-AMI 建模、CTLE/DFE 原理、插入/回损分析（推荐《High-Speed Digital System Design》 by Stephen Hall）。
3. IP 白皮书：查阅 Synopsys DesignWare HBM PHY 和 Rambus HBM PHY 的技术摘要，了解现实设计参数与测试结果。
4. 封装与系统背景：学习台积电 CoWoS 和硅中介层技术，理解 RDL、微凸点的电特性（可参考学术综述如 “2.5D and 3D Integrated Systems”）。
5. 实际案例：通过 ISCC、Hot Chips 会议论文获取 NVIDIA、AMD 等公司披露的 HBM 子系统架构细节，如 Memory Subsystem 设计框图。

一句话总结

HBM PHY 是站在 AI 芯片存储墙面前的门神，它把每秒数万亿次的数据搬运转化为硅上完美对准的信号舞蹈，是算力释放中隐秘而昂贵的物理基石。

延伸阅读与来源

• JEDEC Standard: High Bandwidth Memory (HBM) DRAM, JESD235 series。
• Synopsys, “DesignWare HBM3 PHY and Controller,” 技术概览。
• Rambus, “HBM3 Memory Interface IP,” 产品白皮书。
• Cadence, “Denali HBM3 Memory Subsystem IP,” 解决方案首页。
• Hot Chips 33 (2021): NVIDIA A100 Memory Subsystem Design。
• ANSYS, “Signal Integrity Analysis for HBM-Interposer Channels,” 应用笔记。
• 第三方分析机构（如 Yole Intelligence, Omdia）关于 HBM 市场及接口 IP 预测报告。
• 供应链调研（如 TrendForce）关于 HBM 供需平衡的数据。

注：本页硬规格数据主要依据 JEDEC 公开标准的典型数值与行业公开估算，部分定性描述来源于产业经验。具体芯片实现的精确定量指标请以厂商官方数据手册为准。