HBM PHY
3 秒看懂
HBM PHY 是連線 HBM 記憶體堆疊與計算晶片的物理層介面，決定海量資料進出記憶體的速度與能效。它是高效能 AI 晶片、GPU 的計算“血管”，每一代 HBM 頻寬翻倍的背後，PHY 都要在訊號完整性和功耗間完成極致平衡。
3 分鐘產業解釋
HBM（高頻寬記憶體）把多層 DRAM 晶片垂直堆疊，通過矽中介層（Silicon Interposer）與計算晶片相連，而 PHY（物理層）就是這條通路的“神經突觸”。它不只是簡單的導線，集成了高速序列/並行收發器、時鐘恢復、均衡、鏈路訓練、去偏移校準等複雜電路，負責將上千條並行資料線以每秒幾 Gb 的速率穩定執行。
在典型 2.5D 封裝中，計算晶片（如 GPU、AI 加速器）和 HBM 堆疊各自內建 PHY。計算端的 PHY 通常作為獨立 IP 模組（硬核或軟核）整合在 SoC 內部，與記憶體端的 PHY 通過微凸點和矽中介層短距互聯。PHY 設計面臨的核心矛盾：一方面需支援每代 HBM 倍增的 IO 速率和不斷增加的通道數，另一方面又要嚴格限制功耗和晶片面積，因為成百上千路收發器同時工作產生的熱量和電流密度極易成為系統瓶頸。
產業中，HBM PHY IP 主要由 Synopsys、Cadence 和 Rambus 等公司授權提供，也有垂直整合廠商（如 NVIDIA、AMD、Intel）為自家產品深度定製，通過架構級的協同最佳化來爭奪更高的有效頻寬。
15 分鐘專家深入
PHY 在 HBM 系統中的角色 HBM 採用寬並行介面（1024 位），但並不是一個單一的 1024 位匯流排，而是分成多個獨立通道（Channel）。每個通道通常為 128 位，擁有獨立的命令/地址匯流排和資料匯流排。PHY 需要為每個通道提供全部模擬與數字前端，並通過晶片級的全域性訊號（如時鐘樹、電源網路）維持多通道間的同步與低噪聲。HBM2 已引入偽通道（Pseudo‑Channel）概念，HBM3 延續並增強此特性，將單個通道的資料匯流排分割為兩個半獨立子通道，以提升存取效率；PHY 內部相應地必須支援這種時隙複用，同時確保時序訓練和去偏移邏輯能分別管理不同子通道的延遲差異。
從 PHY 架構看關鍵技術點
- 時鐘方案：早期 HBM 使用轉發時鐘（DQS），接收端利用 DQS 取樣資料；HBM3 轉向獨立 WCLK（Write Clock）和 RCK（Read Strobe），配合每口引腳的內部鎖相環（PLL/DLL）實現更精密的相位對齊。PHY 必須能對每路時鐘進行精細相位插值，以抵消中介層佈線的不等長和溫度漂移。
- 均衡與訊號調理：隨著單引腳速率從 1 Gbps 級邁向數 Gbps，通道損耗加劇。接收端需引入 CTLE（連續時間線性均衡）和 DFE（判決反饋均衡），發射端則可能包含前饋均衡（FFE）。這些模組的引數不是固定的，需要鏈路訓練階段通過握手自動適配。
- 鏈路訓練與去偏移：在上電或復位後，PHY 會執行一整套訓練流程，包括對齊寫/讀眼圖、消除通道內各 DQ 位元間的偏差（De‑skew），並且要適應 HBM 堆疊內不同 DRAM 層與基底晶片間的延時差異。現代的 HBM PHY 可以在幾百納秒量級完成全鏈路校準。
- 電源與噪聲管理：成百上千對高速 IO 同時翻轉，產生巨大的同步開關噪聲（SSN）和電源紋波。PHY 設計需要內建片上電容、電源分隔和精細的電流控制，常採用 LDO 直接供電或與片外 VRM 深度聯動。矽中介層的 PDN 建模和去耦設計是決定實際速度上限的關鍵。
- 封裝整合對 PHY 的影響：HBM 依靠 CoWoS‑S 等 2.5D 封裝將 PHY 互連長度縮短至毫米級，因此鏈路損耗遠小於板級互連，這讓 PHY 可大幅簡化長距離 SerDes 式的複雜編碼和前向糾錯，能用相對簡單的 NRZ / 純並行方式達到超高頻寬，同時降低功耗。但微凸點密度、中介層材料的熱膨脹差異又會帶來新的機械應力與電氣可靠性挑戰，PHY 須有充分的時序裕度。
與常見記憶體 PHY 的差異
- HBM PHY 是“超短距、超寬並行”的結構，不做時鐘資料恢復（CDR）式的非同步傳輸，本質上仍是源同步並行匯流排。
- DDR/LPDDR PHY 驅動的是較長的 PCB 走線，損耗大，需要用更復雜的校準和均衡；HBM PHY 雖然也引入均衡，但更多是為了克服高頻下的 ISI 和反射，而非數 dB 的長線損耗。
- 面積和能耗指標苛刻：一個 8 層 HBM3 堆疊可以產生 TB/s 級頻寬，而分配給整個 PHY 的功耗預算僅在數十瓦量級，這意味著單位元能耗必須控制在 1 pJ/bit 附近甚至更低。
技術原理（最深）
這裡用一維推演和簡潔模擬來解釋 PHY 如何在多通道並行總線上完成收發。
鏈路抽象模型
一條 HBM 通道的資料匯流排包含 128 根 DQ 和一對資料時鐘（WCLK/RCK）。假設每根 DQ 速率 6 Gbps，整個通道的原始資料率是 128\times 6 = 768 Gbps。PHY 內部為每一條 DQ 配置一個小型收發單元（Slice），多個 Slice 共享 PLL、參考電壓、校準引擎。
SoC 側 DRAM 堆疊側
+----------------------------+ +----------------------------+
| 邏輯介面 <-> 並行轉串/串轉並 | | 並行轉串/串轉並 <-> 儲存核心 |
| | | | | |
| +------+------+ +---+ +---+ +------+------+ |
| | TX FFE |---DQ0----| |---DQ0----| | RX CTLE+DFE| |
| | RX CTLE+DFE |---DQ1----| μ-bumps |---DQ1----| | TX FFE | |
| | ... | | & Silicon | | | ... | |
| | Clk phase |---WCLK--->| Interposer|<--RCK-----| | Clk recovery| |
| +------+------+ +---+ +---+ +------+------+ |
| | 訓練控制(MBIST) | 訓練控制 |
+----------------------------+ +----------------------------+關鍵機制
- 時鐘相位插值：接收端 PLL 生成多相時鐘，再根據訓練結果選出最優取樣相位。某些設計會持續線上調整，以追蹤電壓溫度漂移。
- 每位元去偏移（Bit‑level de‑skew）：訓練時傳送端發出特定 PN 序列，接收端對每條 DQ 單獨計算延遲，再通過數字延遲線或 FIFO 指標拉齊所有位元。不同通道、不同偽通道間也需要額外對齊。
- 寫均衡（Write Leveling）：存在多個 DRAM 層時，寫命令到達各層的時間不同。PHY 配合 DRAM 進行時序測量，動態調整各層的 DQS 與 DQ 的對齊關係，使得寫入視窗重疊。
- 參考電壓校準：對於單端訊號（如 POD 推輓終結），VREF 理想值受通道特性和終結電壓影響，PHY 內建 VREF 發生器，可在訓練期間自動掃描最佳電壓。
- 功耗比例設計：不進行讀寫時，PHY 可快速進入低功耗狀態（如關閉部分偏置電流、門控時鐘），並能在幾個週期內喚醒。深度睡眠時維持校準結果以減少下次喚醒時的訓練時間。
典型引數指標（定性描述）
- 每引腳資料速率：新一代標準可達 6 Gbps 以上[來源：JEDEC HBM 標準演進公開資訊]。
- 堆疊總頻寬：由 IO 總位數（如 1024 位）乘以每引腳速率算出，HBM3 典型值可超越 800 GB/s。
- 能效：PHY 單位元能耗通常在 1 pJ/bit 附近或更低，先進工藝下可接近 0.5 pJ/bit，但具體數值隨速率、均衡複雜度變化很大 [供應鏈估算]。
- 鏈路訓練時間：一般要求在微秒至毫秒級完成，以滿足系統快速啟動需求。
技術演進史
- HBM1 時代 (2013‑2015)：每引腳 1 Gbps，1024 位匯流排，總頻寬 ~128 GB/s。PHY 尚屬過渡形態，大量沿用 DDR 技術，IO 電路相對簡單，功耗和麵積開銷首次面對 2.5D 整合考驗。
- HBM2/2E 時代 (2016‑2020)：每引腳速率提升至 2.0 Gbps，後 2E 達 3.6 Gbps；引入偽通道，PHY 需解決更精細的時鐘延遲控制和更復雜的訓練協議。Rambus、Synopsys 等推出成熟的 IP 硬核。
- HBM3 時代 (2021‑)：速率跳升至 6.4 Gbps（每引腳），通道數保持 16（1024 位），頻寬進入 800+ GB/s 世代。訊號完整性挑戰促使均衡器（CTLE/DFE）成為標配，時鐘方案從 DQS 轉向獨立 RCK/WCLK；供電要求更嚴苛，常採用雙軌或 LDO 直供。
- HBM3E 及未來 (2024+)：資料速率向 8 Gbps 或更高推進，有望引入更先進調變（如 PAM4? 尚在探討）。PHY 將面臨微凸點極限，須與矽光互連、共封裝光學等新物理介質協同設計。
技術路線對比
| 維度 | HBM PHY (以 HBM3 為例) | GDDR6X PHY | LPDDR5X PHY |
|---|---|---|---|
| 互連距離 | 毫米級（矽中介層） | 數釐米 PCB 走線 | 數釐米 PCB 走線 |
| 匯流排寬度 | 1024 位（16通道，每通道 128 位；偽通道拆分為兩個 64 位子通道） | 通常每顆粒 32 位，多個顆粒組合 | 每通道 16 位，通常雙通道 |
| 每引腳速率 | 數 Gbps（6~8 Gbps 範圍） | ~21 Gbps（PAM4 編碼） | 數 Gbps（~10.7 Gbps） |
| 均衡複雜度 | 中低（CTLE+DFE，因通道短損耗小） | 高（強均衡、需 FEC） | 中（CTLE/DFE 常見） |
| 典型總頻寬 | 數百 GB/s 至 >1 TB/s（多堆疊） | 數百 GB/s（多顆晶片） | 數十至上百 GB/s |
| 功耗效率 | 約 1 pJ/bit 級 | 較高（~7 pJ/bit 以上） | 較低（組態優於 GDDR） |
| 主要應用 | AI/GPU 計算、HPC | 遊戲顯示卡、邊緣推論 | 移動 SoC、汽車、邊緣 AI |
注：具體資料依據 JEDEC 公開規範與廠商白皮書估算，部分數值因實現不同存在範圍。
上下游
上游
- IP 供應商：Synopsys (DesignWare HBM PHY), Cadence (Denali IP), Rambus (HBM PHY), Alphawave Semi 等，提供工藝硬核或可配置軟核。
- EDA 與模擬工具：Cadence Spectre/AMS, Synopsys HSPICE, ANSYS HFSS/RedHawk，用於通道建模、訊號完整性模擬和電源網路分析。
- 代工廠與封裝：台積電 CoWoS‑S/L/R 工藝，三星 I‑Cube，英特爾 EMIB，矽中介層和微凸點技術直接決定 PHY 能實現的最高速度。
下游
- 高效能運算晶片：NVIDIA A100/H100/B200, AMD MI250X/MI300X, Google TPU, 自定義 AI ASIC。
- FPGA 加速卡：Intel Agilex with HBM, AMD Versal HBM 系列，整合硬核 HBM PHY。
- 網路與儲存加速器：資料平面處理器（如 Juniper, Broadcom 超大容量交換晶片也開始考慮 HBM）。
關鍵指標
| 指標 | 描述 | 典型範圍/趨勢 |
|---|---|---|
| 每引腳資料速率 | 單條 DQ 轉換速率 | 6 Gbps 以上，下一代朝 8 Gbps+ |
| 最大頻寬/堆疊 | 1024 位×速率 | >800 GB/s（HBM3），HBM3E 有望破 1 TB/s |
| PHY 單位元能耗 | 每傳輸 1 bit 消耗的總能量 | 目標 < 1 pJ/bit（含 IO 和內部邏輯） |
| 面積效率 | 單位邊緣長度提供的頻寬 | 高度依賴工藝與封裝凸點節距，先進製程可達數 TB/s 每毫米海岸線 |
| 鏈路訓練時間 | 從上電到資料可靠傳輸的耗時 | 通常毫秒級，關閉再喚醒可至微秒級 |
| 工作溫度範圍 | 結溫 | -40°C 至 +125°C（汽車/工業版本可達更高） |
| 支援最大堆疊層數 | PHY/控制器能時序驅動的 DRAM 層數 | 8 或 12 層（HBM3） |
注：具體數值依據 JEDEC 公開資料及供應商資料手冊；未檢測到確證資訊處用趨勢描述。
供需與市場資料
根據多家分析機構資料，受 AI 訓練和推論需求驅動，HBM 出貨量在 2023‑2024 年呈現爆發式增長，帶動 HBM 介面 IP 與 PHY 的授權需求同步攀升。HBM 的供需失衡主要集中在 DRAM 顆粒及封裝，但 PHY IP 作為必不缺少的晶片設計模組，由於其技術壁壘高、可選項少，頭部 IP 供應商的相關業務營收呈現高雙位數增長。
2024 年，HBM 佔整體 DRAM 晶圓投片比例預計持續提高，相應地整合 HBM PHY 的晶片設計專案激增，Synopsys、Cadence 等公司的介面 IP 營收中 HBM PHY 比重不斷擴大。由於先進 AI 晶片幾乎全部採用 2.5D/3D 封裝，深度定製的 PHY 被視為差異化競爭中的關鍵一環，因此該 IP 的市場價值仍處於上升通道。
來源：第三方半導體市場分析報告，資料為行業估算。
代表公司與資本對映
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IP 授權巨頭
- Synopsys：DesignWare HBM PHY，最早完成 HBM3 驗證的 IP，在 5nm/3nm 節點均有版面配置，支援各代 CoWoS。
- Cadence：Denali HBM PHY，面向主流代工廠先進工藝，強調功耗和麵積最佳化。
- Rambus：提供高能效 HBM3 PHY 與控制器完整方案，擅長 Lab 互操作性測試。
- Alphawave Semi：新興 IP 授權商，在高速連線領域拓展，HBM PHY 亦為其重要產品線。
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垂直自研廠商
- NVIDIA：自研定製化 HBM PHY，與自家 GPU 架構深度耦合，有效頻寬和能效領先行業。
- AMD：通過 Infinity Fabric 技術整合自身 PHY 設計，實現多晶片高頻寬互聯。
- Intel：Sapphire Rapids/Max 系列 GPU 搭載 HBM，內部開發 PHY 以匹配 EMIB 封裝特性。
- Google：TPU 系列定製 ASIC 搭載自家設計的 HBM PHY，強化推論與訓練的儲存吞吐。
從二級市場角度看，Synopsys 和 Cadence 的介面 IP 業務被視為 EDA 營收中增長最快的細分之一；Rambus 直接受益於 HBM 相關合同與專利授權，業績對 HBM 市場週期性更為敏感。投資 HBM 鏈可關注這些 IP 供應商以及代工、封測龍頭。
投資邏輯
- AI 算力瓶頸由計算轉向儲存：大型模型引數量萬億級，訓練時每步需高速調取大量引數，HBM 頻寬決定總體吞吐。隨著模型規模擴張，PHY 升級是釋放下一級算力的前提。
- HBM 滲透率從 GPU 向通用處理器、FPGA 擴散：越來越多非 GPU 加速晶片採用 HBM，帶動 PHY IP 授權及定製需求。IP 供應商的 TAM 持續擴大。
- 技術門檻高、替代品少：HBM PHY 涉及模擬、訊號完整性、封裝、protocol 等多學科交叉，自研成本極高，導致外部 IP 粘性極強。供應商議價能力突出。
- 國產化視窗：在地緣影響下，中國自主 AI 晶片的研發促使國內 EDA 公司和晶片設計公司加速自研或替代 HBM PHY IP，相關標的具有長期成長邏輯。
- 風險：HBM DRAM 被少數儲存廠高度壟斷，供應受限可能間接影響 PHY IP 的部署節奏；新興記憶體技術（如 3D Xpoint、CXL 記憶體池化）可能分流部分高頻寬應用。
常見誤讀糾偏
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“HBM PHY 只在記憶體晶片裡”
事實上，計算晶片（SoC/GPU）和 HBM 堆疊內部都各有一個 PHY，兩端通過微凸點對接。計算晶片側的 PHY 設計更為複雜，因為要承載訓練和電源管理等更多職責，且往往面臨更嚴格的面積約束。 -
“速率提升只需讓 DRAM 核心跑更快”
HBM 每一代頻寬躍進，瓶頸主要在 PHY 和介面通路，而非 DRAM 核心頻率。PHY 必須解決訊號衰減、多通道同步和功耗密度問題；很多時候 DRAM 內部結構並未大改，頻寬增益基本上來自 IO 速率倍增和通道數調整。 -
“HBM PHY 和普通 SerDes 一樣”
雖然兩者都涉及均衡和時鐘恢復，HBM PHY 工作在源同步的短距並行模式下，不採用 CDR 從資料中恢復時鐘，也不需 8b/10b 或 128b/130b 編碼。它的設計重心是超低功耗多路並行同步，而非長距序列收發。
學習路徑
- 基礎規範：閱讀 JEDEC 公開的 HBM3 規範（尤其第 5、6 章關於 PHY 電氣和時序），理解訊號組、時鐘方案、訓練狀態機。
- 模擬與 SI 知識：掌握 IBIS-AMI 建模、CTLE/DFE 原理、插入/回損分析（推薦《High-Speed Digital System Design》 by Stephen Hall）。
- IP 白皮書：查閱 Synopsys DesignWare HBM PHY 和 Rambus HBM PHY 的技術摘要，瞭解現實設計引數與測試結果。
- 封裝與系統背景：學習台積電 CoWoS 和矽中介層技術，理解 RDL、微凸點的電特性（可參考學術綜述如 “2.5D and 3D Integrated Systems”）。
- 實際案例：通過 ISCC、Hot Chips 會議論文獲取 NVIDIA、AMD 等公司揭露的 HBM 子系統架構細節，如 Memory Subsystem 設計框圖。
一句話總結
HBM PHY 是站在 AI 晶片儲存牆面前的門神，它把每秒數萬億次的資料搬運轉化為矽上完美對準的訊號舞蹈，是算力釋放中隱秘而昂貴的物理基石。
延伸閱讀與來源
- JEDEC Standard: High Bandwidth Memory (HBM) DRAM, JESD235 series。
- Synopsys, “DesignWare HBM3 PHY and Controller,” 技術概覽。
- Rambus, “HBM3 Memory Interface IP,” 產品白皮書。
- Cadence, “Denali HBM3 Memory Subsystem IP,” 解決方案首頁。
- Hot Chips 33 (2021): NVIDIA A100 Memory Subsystem Design。
- ANSYS, “Signal Integrity Analysis for HBM-Interposer Channels,” 應用筆記。
- 第三方分析機構（如 Yole Intelligence, Omdia）關於 HBM 市場及介面 IP 預測報告。
- 供應鏈調研（如 TrendForce）關於 HBM 供需平衡的資料。
注：本頁硬規格資料主要依據 JEDEC 公開標準的典型數值與行業公開估算，部分定性描述來源於產業經驗。具體晶片實現的精確定量指標請以廠商官方資料手冊為準。