HBM4E（高带宽内存下一代演进）
分类：AI 产业链 · 算力层 · 存储 代码：chain-hbm 更新：2025年7月
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HBM4E 是 HBM（高带宽内存）技术路线图中 HBM4 之后的增强版本，预计 2026-2027年 规格冻结、2027年 前后进入量产窗口。相比 HBM4，HBM4E 目标将单堆栈带宽推升至 2TB/s 以上，单颗堆叠层数可能达 16层，并探索 Hybrid Bonding（混合键合） 等先进封装工艺以降低功耗、提升互联密度。它是下一代 AI 训练与推理芯片的关键配套存储方案。
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技术定位与演进路径
| 代际 | 单堆栈带宽（峰值） | 典型堆叠层数 | 接口位宽 | 主要节点 |
|---|---|---|---|---|
| HBM3 | ~819 GB/s | 8-12层 | 1024-bit | 2022-2023 |
| HBM3E | ~1.2 TB/s | 8-12层 | 1024-bit | 2024-2025 |
| HBM4 | ~1.6-2.0 TB/s | 12-16层 | 2048-bit | 2025-2026（规格确定） |
| HBM4E | ~2.0-2.5 TB/s | 16层+ | 2048-bit+ | 2027年左右（预期） |
数据口径：上表为 JEDEC 路线图及厂商公开表态的综合整理，部分参数为行业预期值，实际量产规格以正式发布为准。
为什么重要
- AI 算力瓶颈转移：大模型训练与推理中，GPU 算力增速快于内存带宽增速（“内存墙”问题），HBM 是当前唯一能匹配万亿参数模型数据吞吐需求的方案。
- 单卡 HBM 容量持续攀升：NVIDIA Blackwell Ultra（B300）已采用 12颗 HBM3E 堆栈，下一代 Rubin 架构预计对 HBM4/HBM4E 有明确需求。
- 毛利率贡献：HBM 产品毛利率显著高于标准 DDR，是存储厂商利润增长的核心引擎。
产业链概览
上游材料/设备 中游制造/封装 下游应用
─────────────────────────────────────────────────────────────
硅晶圆 ──────────┐
TSV 工艺设备 ────┤
封装基板/中介层 ─┤──→ DRAM 颗粒制造 ──→ HBM 堆叠封装 ──→ AI GPU/加速器
Hybrid Bonding 设备┤ (SK海力士/三星/美光) (CoWoS/SoIC) (NVIDIA/AMD)
环氧树脂/底部填充 ┘ (台积电/日月光)
代表公司速查
| 环节 | 公司 | 角色 |
|---|---|---|
| DRAM 颗粒 | SK 海力士 | 全球 HBM 头部供应商之一，HBM4 开发领先；具体份额需以公司公告或权威第三方统计口径复核 |
| DRAM 颗粒 | 三星 | 2024年加速追赶，HBM3E 已通过 NVIDIA 认证 |
| DRAM 颗粒 | 美光 | HBM3E 量产中，积极布局 HBM4 |
| 先进封装 | 台积电 | CoWoS/InFO/SoIC 平台，AI 芯片封装核心供应商 |
| 先进封装 | 日月光/矽品 | 2.5D/3D 封装产能扩张中 |
| 先进封装 | 长电科技 | 国内先进封装龙头 |
| 设备/材料 | Disco、ASM Pacific、Shinkawa | TSV、减薄、键合设备 |
🔬 15 分钟专家深入
一、技术原理：从 HBM 到 HBM4E 的关键技术跃迁
1.1 HBM 基础架构回顾
HBM 的核心思路是：将多颗 DRAM 裸片（die）垂直堆叠，通过硅通孔（TSV, Through-Silicon Via）和微凸块（microbump）实现层间互联，再通过硅中介层（silicon interposer）与 GPU 等逻辑芯片进行 2.5D 封装互联。
与传统 GDDR 相比，HBM 的优势在于：
- 超宽接口：1024-bit（HBM3）→ 2048-bit（HBM4），位宽是 GDDR 的数十倍
- 低功耗：单位带宽功耗远低于 GDDR6X
- 小封装面积：垂直堆叠节省 PCB 面积
1.2 HBM4 的关键变化（2025-2026）
HBM4 相比 HBM3E 是一次架构级跃迁，主要变化包括：
| 维度 | HBM3E | HBM4（预期） |
|---|---|---|
| 接口位宽 | 1024-bit | 2048-bit（翻倍） |
| 单堆栈带宽 | ~1.2 TB/s | ~1.6-2.0 TB/s |
| 堆叠层数 | 8-12层 | 12-16层 |
| 工艺节点 | 1α/1β nm | 1β/1γ nm |
| 基础裸片（Base Die） | 由 DRAM 厂商设计 | 可能由逻辑芯片厂商（如 NVIDIA）定制设计 |
关键变化解读：HBM4 最具颠覆性的变化是基础裸片（Base Die）的定制化。传统 HBM 的基础裸片由存储厂商自主设计，但 HBM4 时代，NVIDIA 等终端客户可能提出定制需求，甚至由台积电等代工厂用逻辑工艺制造基础裸片。这意味着 HBM 供应链的主导权可能发生部分转移。
1.3 HBM4E 的进一步演进方向（2027年左右）
HBM4E 是 HBM4 的增强版本，目前尚未有正式规格发布（截至2025年7月），但基于厂商技术路线图和行业会议信息，其技术方向可能包括：
（1）Hybrid Bonding（混合键合）替代传统微凸块
- 传统 HBM 层间互联使用 微凸块（microbump），间距约 25-40μm
- Hybrid Bonding 可将间距缩小至 <10μm，显著提升互联密度和带宽
- 劣势：对晶圆表面平整度要求极高，良率挑战大
- 现状：台积电 SoIC 技术已采用 Hybrid Bonding，但 HBM 产品中尚未规模应用
- 公开资料未见 HBM4E 确认采用 Hybrid Bonding 的官方声明，但多家厂商在技术路线图中暗示该方向
（2）更高堆叠层数（16层+）
- 堆叠层数增加直接提升单颗 HBM 容量
- 16层堆叠对 TSV 对准精度、散热、翘曲控制提出更高要求
- 可能引入 wafer-to-wafer（W2W） 或 die-to-wafer（D2W） 混合键合工艺
（3）带宽目标：2TB/s+
- 如果接口位宽维持 2048-bit，单引脚速率需达到 ~10 Gbps 以上
- 如果位宽进一步扩展（如 4096-bit），则单引脚速率压力降低，但封装复杂度上升
- 具体规格取决于 JEDEC 标准化进度和主要客户（NVIDIA/AMD）的需求定义
（4）功耗优化
- HBM 堆栈功耗是 AI 芯片总功耗的重要组成部分（单颗 HBM3E 堆栈约 10-15W）
- HBM4E 需在提升带宽的同时控制功耗密度，否则散热将成为系统级瓶颈
1.4 技术难度排序
[易] ─────────────────────────────────────── [难]
HBM3E → HBM4（2048-bit） → HBM4E（16层+Hybrid Bonding）
主要挑战：接口位宽翻倍 主要挑战：封装良率、散热、
基础裸片定制化 Hybrid Bonding 工艺成熟度
二、产业链深度解析
2.1 上游：材料与设备
| 环节 | 关键供应商 | 技术壁垒 |
|---|---|---|
| DRAM 晶圆 | SK海力士、三星、美光 | 1β/1γ nm 制程，资本开支巨大 |
| TSV 刻蚀/填充 | Lam Research、TEL、ASM | 高深宽比 TSV 工艺 |
| 减薄（Backgrinding） | Disco、Strasbaugh | 晶圆减薄至 <50μm 不碎裂 |
| 微凸块/UBM | 材料：Atotech、MacDermid | 凸块均匀性控制 |
| Hybrid Bonding 设备 | EVG、SUSS MicroTec、Besi | 对准精度 <200nm |
| 硅中介层 | 台积电、联电 | 大面积中介层良率 |
| 底部填充（Underfill） | Namics、Henkel | 低粘度、高可靠性材料 |
HBM4E 新增设备需求：如果大规模采用 Hybrid Bonding，EVG 和 SUSS MicroTec 等设备厂商将成为关键受益方。
2.2 中游：DRAM 制造与 HBM 封装
DRAM 颗粒制造：
- SK 海力士：2024年全球 HBM 收入占比约 50%+（据 TrendForce 2024年数据），HBM3E 已量产供货 NVIDIA
- 三星：2024年 HBM3E 良率一度落后于 SK 海力士，但2025年初已通过 NVIDIA 认证并开始供货
- 美光：HBM3E 量产中，市场份额较小但在追赶
HBM4E 时间表（行业预期，非官方确认）：
- 2025年：HBM4 规格确定（JEDEC）
- 2026年：HBM4 开始量产
- 2027年：HBM4E 规格冻结，进入工程验证阶段
- 2028年：HBM4E 可能进入量产
HBM 市场规模：
- 据 TrendForce、Yole 等机构估算，2024年全球 HBM 市场规模约 160-180亿美元
- 2025年预计增长至 250-300亿美元（受 AI 芯片需求拉动）
- 2027年（HBM4E 预期量产年）市场规模 公开资料未见 确切预测
先进封装：
- 台积电 CoWoS 是当前 AI 芯片（如 NVIDIA H100/B200）的主流封装方案
- HBM4E 如果采用更高层数堆叠，对 CoWoS 产能和中介层面积提出新需求
- 台积电 2024年 CoWoS 月产能约 3.5-4万片（12寸等效），2025年计划扩产至 6万片+
2.3 下游：AI 芯片与数据中心
| 芯片 | HBM 配置（2025年） | 预计 HBM4/HBM4E 引入 |
|---|---|---|
| NVIDIA B200 | 8颗 HBM3E（192GB） | Rubin 架构（2026-2027）预计采用 HBM4 |
| NVIDIA B300 | 12颗 HBM3E（288GB） | — |
| AMD MI350 | HBM3E | MI400 系列可能采用 HBM4 |
| Google TPU v6 | HBM3E（推测） | 公开资料未见 HBM4E 计划 |
| 华为 Ascend 910C | HBM2E（受限） | 见下文”中国进展” |
三、代表公司深度
3.1 SK 海力士（SK hynix）— HBM 领跑者
- 市场地位：全球 HBM 头部供应商之一；具体份额需以公司公告或权威第三方统计口径复核
- 技术进展：
- HBM3E：2024年量产，供货 NVIDIA B100/B200
- HBM4：2024年已在开发中，计划2026年量产
- HBM4E：公开资料未见 具体时间表，但公司表示 “HBM 代际演进每2年一代”
- 产能：韩国利川（Icheon）为主要 HBM 生产基地，2024年 HBM 产能较2023年翻倍
- 财务影响：2024年 Q3 财报显示 HBM 收入同比增长 330%+，HBM 已成为公司利润增长主引擎
- 风险点：过度依赖 NVIDIA 单一客户；先进封装产能受限于台积电 CoWoS
3.2 三星电子（Samsung Electronics）— 追赶者
- 市场地位：HBM 主要供应商之一；具体份额需以公司公告或权威第三方统计口径复核，一度因良率问题落后于 SK 海力士
- 技术进展：
- HBM3E：2025年 Q1 通过 NVIDIA 认证，开始批量供货
- HBM4：计划2026年量产，公司表示正在 “aggressively” 推进
- 封装：三星拥有自研的 I-Cube4 等 2.5D 封装平台，减少对台积电 CoWoS 的依赖
- 优势：三星同时拥有 DRAM 制造和逻辑代工能力，具备垂直整合潜力
3.3 美光（Micron）— 第三极
- 市场地位：HBM 主要供应商之一；具体份额需以公司公告或权威第三方统计口径复核
- 技术进展：
- HBM3E：2024年量产，供货部分 AI 芯片厂商
- HBM4：计划2026年开始出货
- HBM4E：公开资料未见 明确时间表
- 优势：美国本土厂商，在地缘政治敏感的供应链中具有战略价值
3.4 台积电（TSMC）— 封装环节核心
- 角色：不生产 HBM，但提供 CoWoS/SoIC 等先进封装平台
- 与 HBM4E 的关系：如果 HBM4E 采用更复杂的封装（如更大面积中介层、Hybrid Bonding），台积电将是核心受益方
- SoIC：台积电的 3D 堆叠封装技术，已采用 Hybrid Bonding，未来可能应用于 HBM 与逻辑芯片的垂直集成
四、中国进展
4.1 现状概述
截至2025年7月，中国大陆在 HBM 领域的进展整体落后于韩国和美国，主要受限于：
- DRAM 制程差距：长鑫存储（CXMT）是国内主要 DRAM 厂商，量产工艺据公开报道约在 17nm/19nm 级别，与国际领先水平（1β nm ≈ 12-13nm）存在代差
- 先进封装能力：国内厂商（如长电科技、通富微电）在 2.5D/3D 封装领域有布局，但 CoWoS 级别的大面积硅中介层封装能力仍有限
- 设备与材料：TSV 刻蚀设备、Hybrid Bonding 设备等关键装备主要依赖进口，受出口管制影响
- 美国出口管制：2022年10月起，美国对华先进半导体设备和技术实施出口管制，HBM 相关的先进制造设备（如 EUV 光刻机、先进沉积/刻蚀设备）受限
4.2 国内主要参与者
| 公司 | 角色 | HBM 相关进展（截至2025年7月） |
|---|---|---|
| 长鑫存储（CXMT） | DRAM 制造 | 据公开报道，正在研发 HBM2 级别产品；HBM3/HBM3E 进展 公开资料未见 确认 |
| 长电科技 | 先进封装 | 拥有 2.5D 封装能力，与部分国内 AI 芯片厂商合作；HBM 专用封装产能规模 公开资料未见 详细数据 |
| 通富微电 | 先进封装 | 与 AMD 合作 2.5D 封装，具备部分技术基础 |
| 华为海思 | AI 芯片设计 | Ascend 910C 据报道采用 HBM2E（受出口管制影响，无法获得 HBM3E） |
4.3 中国 AI 芯片的 HBM 供应困境
- 华为 Ascend 910C：据多家媒体报道，该芯片因无法获得 HBM3/HBM3E，可能采用 HBM2E（由三星或 SK 海力士在管制政策窗口期内供货），带宽和容量受限
- 国产替代路径：长鑫存储研发 HBM2/HBM2E → 逐步追赶，但 HBM4E 级别的产品在可预见的时间内（2027年前）实现国产替代的可能性较低
- “灰色”供应：部分报道指出存在通过第三方渠道获取 HBM 产品的案例，但合规风险极高
4.4 政策与资本支持
- 国家大基金（一期/二期/三期）对存储领域有持续投入
- 长鑫存储已完成多轮融资，估值超千亿人民币
- 但 HBM 的技术追赶需要的不仅是资本，还有设备、人才和工艺 know-how 的长期积累
五、风险与争议
5.1 技术风险
| 风险 | 说明 |
|---|---|
| Hybrid Bonding 良率 | 如果 HBM4E 大规模采用 Hybrid Bonding，其良率能否达到量产级别是核心不确定性。目前台积电 SoIC 的 Hybrid Bonding 良率数据 公开资料未见 |
| 散热瓶颈 | 16层堆叠的热密度显著高于 8-12层，如果不能有效散热，将限制实际性能发挥 |
| 基础裸片定制化带来的供应链复杂度 | 如果 NVIDIA 等客户深度介入基础裸片设计，供应链协调难度上升，可能导致交付延迟 |
5.2 市场与竞争风险
| 风险 | 说明 |
|---|---|
| 产能过剩 | 三大存储厂商同时大规模扩产 HBM，如果 AI 芯片需求增速放缓，可能出现供过于求 |
| 技术路线替代 | 长期来看，CXL（Compute Express Link）内存池化、PIM（Processing-in-Memory）、新型非易失性存储 等技术可能部分替代 HBM 的市场空间，但短期内（2027年前）HBM 地位稳固 |
| 客户集中度 | HBM 收入高度依赖 NVIDIA（估计占 HBM 需求的 60%+），NVIDIA 架构切换节奏直接影响 HBM 厂商营收 |
5.3 地缘政治风险
| 风险 | 说明 |
|---|---|
| 出口管制升级 | 美国可能进一步收紧对华先进存储技术和设备的出口管制，影响全球供应链格局 |
| 韩国厂商的两难 | SK 海力士和三星在中国有 DRAM 生产基地（无锡、西安），政策不确定性可能影响其产能规划 |
| 中国反制措施 | 中国对镓、锗等关键材料实施出口管制，可能影响全球半导体供应链 |
5.4 估值与投资相关争议
- HBM 溢价是否可持续？：HBM 产品毛利率估计在 50-60%（远高于标准 DRAM 的 20-30%），如果竞争加剧或技术扩散，高毛利可能难以维持
- “AI 泡沫”论：如果 AI 训练/推理需求低于预期，HBM 需求可能面临调整
- 中国概念股的 HBM 叙事：部分 A 股公司在互动平台上被投资者问及 HBM 相关业务，但实际技术能力与国际领先水平差距较大，需警惕概念炒作
六、关键数据汇总
| 指标 | 数据 | 来源/口径 |
|---|---|---|
| 2024年全球 HBM 市场规模 | ~160-180亿美元 | TrendForce、Yole 综合估算 |
| 2024年 SK 海力士 HBM 市占率 | ~50-55% | TrendForce 2024年 |
| 2024年 HBM3E 单颗堆栈带宽 | ~1.2 TB/s | JEDEC/厂商规格 |
| HBM4 目标单颗堆栈带宽 | ~1.6-2.0 TB/s | 行业预期，非官方确认 |
| HBM4E 预期量产时间 | 2027-2028年 | 行业预期 |
| 台积电 2025年 CoWoS 月产能目标 | ~6万片（12寸等效） | 台积电法说会/行业报道 |
| HBM 单颗堆栈功耗（HBM3E） | ~10-15W | 行业估算 |
| 长鑫存储量产制程 | ~17-19nm | 公开报道，未经官方确认 |
七、延伸阅读建议
- JEDEC HBM 标准文档（HBM3/JESD238、HBM4/JESD239 等）
- SK 海力士、三星、美光季度财报中的 HBM 业务披露
- 台积电技术研讨会（Technology Symposium）中的 CoWoS/SoIC 更新
- TrendForce、Yole 的 HBM 市场研究报告
免责声明：本页内容仅供信息参考，不构成任何投资建议。部分数据基于行业分析师估算和公开报道，可能存在偏差。HBM4E 尚未有正式规格发布，相关内容为行业预期和技术推测，请以厂商官方信息为准。