HBM4E（高頻寬記憶體下一代演進）
分類：AI 產業鏈 · 算力層 · 儲存 程式碼：chain-hbm 更新：2025年7月
⚡ 3 秒速覽
HBM4E 是 HBM（高頻寬記憶體）技術路線圖中 HBM4 之後的增強版本，預計 2026-2027年 規格凍結、2027年 前後進入量產視窗。相比 HBM4，HBM4E 目標將單堆疊頻寬推升至 2TB/s 以上，單顆堆疊層數可能達 16層，並探索 Hybrid Bonding（混合鍵合） 等先進封裝工藝以降低功耗、提升互聯密度。它是下一代 AI 訓練與推論晶片的關鍵配套儲存方案。
📖 3 分鐘速覽
技術定位與演進路徑
| 代際 | 單堆疊頻寬（峰值） | 典型堆疊層數 | 介面位寬 | 主要節點 |
|---|---|---|---|---|
| HBM3 | ~819 GB/s | 8-12層 | 1024-bit | 2022-2023 |
| HBM3E | ~1.2 TB/s | 8-12層 | 1024-bit | 2024-2025 |
| HBM4 | ~1.6-2.0 TB/s | 12-16層 | 2048-bit | 2025-2026（規格確定） |
| HBM4E | ~2.0-2.5 TB/s | 16層+ | 2048-bit+ | 2027年左右（預期） |
資料口徑：上表為 JEDEC 路線圖及廠商公開表態的綜合整理，部分引數為行業預期值，實際量產規格以正式釋出為準。
為什麼重要
- AI 算力瓶頸轉移：大型模型訓練與推論中，GPU 算力增速快於記憶體頻寬增速（“記憶體牆”問題），HBM 是當前唯一能匹配萬億引數模型資料吞吐需求的方案。
- 單卡 HBM 容量持續攀升：NVIDIA Blackwell Ultra（B300）已採用 12顆 HBM3E 堆疊，下一代 Rubin 架構預計對 HBM4/HBM4E 有明確需求。
- 毛利率貢獻：HBM 產品毛利率顯著高於標準 DDR，是儲存廠商獲利增長的核心引擎。
產業鏈概覽
上游材料/裝置 中游製造/封裝 下游應用
─────────────────────────────────────────────────────────────
矽晶圓 ──────────┐
TSV 工藝裝置 ────┤
封裝基板/中介層 ─┤──→ DRAM 顆粒製造 ──→ HBM 堆疊封裝 ──→ AI GPU/加速器
Hybrid Bonding 裝置┤ (SK海力士/三星/美光) (CoWoS/SoIC) (NVIDIA/AMD)
環氧樹脂/底部填充 ┘ (台積電/日月光)代表公司速查
| 環節 | 公司 | 角色 |
|---|---|---|
| DRAM 顆粒 | SK 海力士 | 全球 HBM 頭部供應商之一，HBM4 開發領先；具體份額需以公司公告或權威第三方統計口徑複核 |
| DRAM 顆粒 | 三星 | 2024年加速追趕，HBM3E 已通過 NVIDIA 認證 |
| DRAM 顆粒 | 美光 | HBM3E 量產中，積極版面配置 HBM4 |
| 先進封裝 | 台積電 | CoWoS/InFO/SoIC 平台，AI 晶片封裝核心供應商 |
| 先進封裝 | 日月光/矽品 | 2.5D/3D 封裝產能擴張中 |
| 先進封裝 | 長電科技 | 國內先進封裝龍頭 |
| 裝置/材料 | Disco、ASM Pacific、Shinkawa | TSV、減薄、鍵合裝置 |
🔬 15 分鐘專家深入
一、技術原理：從 HBM 到 HBM4E 的關鍵技術躍遷
1.1 HBM 基礎架構回顧
HBM 的核心思路是：將多顆 DRAM 裸片（die）垂直堆疊，通過矽通孔（TSV, Through-Silicon Via）和微凸塊（microbump）實現層間互聯，再通過矽中介層（silicon interposer）與 GPU 等邏輯晶片進行 2.5D 封裝互聯。
與傳統 GDDR 相比，HBM 的優勢在於：
- 超寬介面：1024-bit（HBM3）→ 2048-bit（HBM4），位寬是 GDDR 的數十倍
- 低功耗：單位頻寬功耗遠低於 GDDR6X
- 小封裝面積：垂直堆疊節省 PCB 面積
1.2 HBM4 的關鍵變化（2025-2026）
HBM4 相比 HBM3E 是一次架構級躍遷，主要變化包括：
| 維度 | HBM3E | HBM4（預期） |
|---|---|---|
| 介面位寬 | 1024-bit | 2048-bit（翻倍） |
| 單堆疊頻寬 | ~1.2 TB/s | ~1.6-2.0 TB/s |
| 堆疊層數 | 8-12層 | 12-16層 |
| 工藝節點 | 1α/1β nm | 1β/1γ nm |
| 基礎裸片（Base Die） | 由 DRAM 廠商設計 | 可能由邏輯晶片廠商（如 NVIDIA）定製設計 |
關鍵變化解讀：HBM4 最具顛覆性的變化是基礎裸片（Base Die）的定製化。傳統 HBM 的基礎裸片由儲存廠商自主設計，但 HBM4 時代，NVIDIA 等終端客戶可能提出定製需求，甚至由台積電等代工廠用邏輯工藝製造基礎裸片。這意味著 HBM 供應鏈的主導權可能發生部分轉移。
1.3 HBM4E 的進一步演進方向（2027年左右）
HBM4E 是 HBM4 的增強版本，目前尚未有正式規格釋出（截至2025年7月），但基於廠商技術路線圖和行業會議資訊，其技術方向可能包括：
（1）Hybrid Bonding（混合鍵合）替代傳統微凸塊
- 傳統 HBM 層間互聯使用 微凸塊（microbump），間距約 25-40μm
- Hybrid Bonding 可將間距縮小至 <10μm，顯著提升互聯密度和頻寬
- 劣勢：對晶圓表面平整度要求極高，良率挑戰大
- 現狀：台積電 SoIC 技術已採用 Hybrid Bonding，但 HBM 產品中尚未規模應用
- 公開資料未見 HBM4E 確認採用 Hybrid Bonding 的官方宣告，但多家廠商在技術路線圖中暗示該方向
（2）更高堆疊層數（16層+）
- 堆疊層數增加直接提升單顆 HBM 容量
- 16層堆疊對 TSV 對準精度、散熱、翹曲控制提出更高要求
- 可能引入 wafer-to-wafer（W2W） 或 die-to-wafer（D2W） 混合鍵合工藝
（3）頻寬目標：2TB/s+
- 如果介面位寬維持 2048-bit，單引腳速率需達到 ~10 Gbps 以上
- 如果位寬進一步擴充套件（如 4096-bit），則單引腳速率壓力降低，但封裝複雜度上升
- 具體規格取決於 JEDEC 標準化進度和主要客戶（NVIDIA/AMD）的需求定義
（4）功耗最佳化
- HBM 堆疊功耗是 AI 晶片總功耗的重要組成部分（單顆 HBM3E 堆疊約 10-15W）
- HBM4E 需在提升頻寬的同時控制功耗密度，否則散熱將成為系統級瓶頸
1.4 技術難度排序
[易] ─────────────────────────────────────── [難]
HBM3E → HBM4（2048-bit） → HBM4E（16層+Hybrid Bonding）
主要挑戰：介面位寬翻倍 主要挑戰：封裝良率、散熱、
基礎裸片定製化 Hybrid Bonding 工藝成熟度二、產業鏈深度解析
2.1 上游：材料與裝置
| 環節 | 關鍵供應商 | 技術壁壘 |
|---|---|---|
| DRAM 晶圓 | SK海力士、三星、美光 | 1β/1γ nm 製程，資本支出巨大 |
| TSV 刻蝕/填充 | Lam Research、TEL、ASM | 高深寬比 TSV 工藝 |
| 減薄（Backgrinding） | Disco、Strasbaugh | 晶圓減薄至 <50μm 不碎裂 |
| 微凸塊/UBM | 材料：Atotech、MacDermid | 凸塊均勻性控制 |
| Hybrid Bonding 裝置 | EVG、SUSS MicroTec、Besi | 對準精度 <200nm |
| 矽中介層 | 台積電、聯電 | 大面積中介層良率 |
| 底部填充（Underfill） | Namics、Henkel | 低粘度、高可靠性材料 |
HBM4E 新增裝置需求：如果大規模採用 Hybrid Bonding，EVG 和 SUSS MicroTec 等裝置廠商將成為關鍵受益方。
2.2 中游：DRAM 製造與 HBM 封裝
DRAM 顆粒製造：
- SK 海力士：2024年全球 HBM 營收佔比約 50%+（據 TrendForce 2024年資料），HBM3E 已量產供貨 NVIDIA
- 三星：2024年 HBM3E 良率一度落後於 SK 海力士，但2025年初已通過 NVIDIA 認證並開始供貨
- 美光：HBM3E 量產中，市場份額較小但在追趕
HBM4E 時間表（行業預期，非官方確認）：
- 2025年：HBM4 規格確定（JEDEC）
- 2026年：HBM4 開始量產
- 2027年：HBM4E 規格凍結，進入工程驗證階段
- 2028年：HBM4E 可能進入量產
HBM 市場規模：
- 據 TrendForce、Yole 等機構估算，2024年全球 HBM 市場規模約 160-180億美元
- 2025年預計增長至 250-300億美元（受 AI 晶片需求拉動）
- 2027年（HBM4E 預期量產年）市場規模 公開資料未見 確切預測
先進封裝：
- 台積電 CoWoS 是當前 AI 晶片（如 NVIDIA H100/B200）的主流封裝方案
- HBM4E 如果採用更高層數堆疊，對 CoWoS 產能和中介層面積提出新需求
- 台積電 2024年 CoWoS 月產能約 3.5-4萬片（12寸等效），2025年計劃擴產至 6萬片+
2.3 下游：AI 晶片與資料中心
| 晶片 | HBM 配置（2025年） | 預計 HBM4/HBM4E 引入 |
|---|---|---|
| NVIDIA B200 | 8顆 HBM3E（192GB） | Rubin 架構（2026-2027）預計採用 HBM4 |
| NVIDIA B300 | 12顆 HBM3E（288GB） | — |
| AMD MI350 | HBM3E | MI400 系列可能採用 HBM4 |
| Google TPU v6 | HBM3E（推測） | 公開資料未見 HBM4E 計劃 |
| 華為 Ascend 910C | HBM2E（受限） | 見下文”中國進展” |
三、代表公司深度
3.1 SK 海力士（SK hynix）— HBM 領跑者
- 市場地位：全球 HBM 頭部供應商之一；具體份額需以公司公告或權威第三方統計口徑複核
- 技術進展：
- HBM3E：2024年量產，供貨 NVIDIA B100/B200
- HBM4：2024年已在開發中，計劃2026年量產
- HBM4E：公開資料未見 具體時間表，但公司表示 “HBM 代際演進每2年一代”
- 產能：韓國利川（Icheon）為主要 HBM 生產基地，2024年 HBM 產能較2023年翻倍
- 財務影響：2024年 Q3 財報顯示 HBM 營收年增率增長 330%+，HBM 已成為公司獲利增長主引擎
- 風險點：過度依賴 NVIDIA 單一客戶；先進封裝產能受限於台積電 CoWoS
3.2 三星電子（Samsung Electronics）— 追趕者
- 市場地位：HBM 主要供應商之一；具體份額需以公司公告或權威第三方統計口徑複核，一度因良率問題落後於 SK 海力士
- 技術進展：
- HBM3E：2025年 Q1 通過 NVIDIA 認證，開始批次供貨
- HBM4：計劃2026年量產，公司表示正在 “aggressively” 推進
- 封裝：三星擁有自研的 I-Cube4 等 2.5D 封裝平台，減少對臺積電 CoWoS 的依賴
- 優勢：三星同時擁有 DRAM 製造和邏輯代工能力，具備垂直整合潛力
3.3 美光（Micron）— 第三極
- 市場地位：HBM 主要供應商之一；具體份額需以公司公告或權威第三方統計口徑複核
- 技術進展：
- HBM3E：2024年量產，供貨部分 AI 晶片廠商
- HBM4：計劃2026年開始出貨
- HBM4E：公開資料未見 明確時間表
- 優勢：美國本土廠商，在地緣政治敏感的供應鏈中具有戰略價值
3.4 台積電（TSMC）— 封裝環節核心
- 角色：不生產 HBM，但提供 CoWoS/SoIC 等先進封裝平台
- 與 HBM4E 的關係：如果 HBM4E 採用更復雜的封裝（如更大面積中介層、Hybrid Bonding），台積電將是核心受益方
- SoIC：台積電的 3D 堆疊封裝技術，已採用 Hybrid Bonding，未來可能應用於 HBM 與邏輯晶片的垂直整合
四、中國進展
4.1 現狀概述
截至2025年7月，中國大陸在 HBM 領域的進展整體落後於韓國和美國，主要受限於：
- DRAM 製程差距：長鑫儲存（CXMT）是國內主要 DRAM 廠商，量產工藝據公開報道約在 17nm/19nm 級別，與國際領先水平（1β nm ≈ 12-13nm）存在代差
- 先進封裝能力：國內廠商（如長電科技、通富微電）在 2.5D/3D 封裝領域有版面配置，但 CoWoS 級別的大面積矽中介層封裝能力仍有限
- 裝置與材料：TSV 刻蝕裝置、Hybrid Bonding 裝置等關鍵裝備主要依賴進口，受出口管制影響
- 美國出口管制：2022年10月起，美國對華先進半導體裝置和技術實施出口管制，HBM 相關的先進製造裝置（如 EUV 光刻機、先進沉積/刻蝕裝置）受限
4.2 國內主要參與者
| 公司 | 角色 | HBM 相關進展（截至2025年7月） |
|---|---|---|
| 長鑫儲存（CXMT） | DRAM 製造 | 據公開報道，正在研發 HBM2 級別產品；HBM3/HBM3E 進展 公開資料未見 確認 |
| 長電科技 | 先進封裝 | 擁有 2.5D 封裝能力，與部分國內 AI 晶片廠商合作；HBM 專用封裝產能規模 公開資料未見 詳細資料 |
| 通富微電 | 先進封裝 | 與 AMD 合作 2.5D 封裝，具備部分技術基礎 |
| 華為海思 | AI 晶片設計 | Ascend 910C 據報道採用 HBM2E（受出口管制影響，無法獲得 HBM3E） |
4.3 中國 AI 晶片的 HBM 供應困境
- 華為 Ascend 910C：據多家媒體報道，該晶片因無法獲得 HBM3/HBM3E，可能採用 HBM2E（由三星或 SK 海力士在管制政策視窗期內供貨），頻寬和容量受限
- 國產替代路徑：長鑫儲存研發 HBM2/HBM2E → 逐步追趕，但 HBM4E 級別的產品在可預見的時間內（2027年前）實現國產替代的可能性較低
- “灰色”供應：部分報道指出存在通過第三方渠道獲取 HBM 產品的案例，但合規風險極高
4.4 政策與資本支援
- 國家大基金（一期/二期/三期）對儲存領域有持續投入
- 長鑫儲存已完成多輪融資，估值超千億人民幣
- 但 HBM 的技術追趕需要的不僅是資本，還有裝置、人才和工藝 know-how 的長期積累
五、風險與爭議
5.1 技術風險
| 風險 | 說明 |
|---|---|
| Hybrid Bonding 良率 | 如果 HBM4E 大規模採用 Hybrid Bonding，其良率能否達到量產級別是核心不確定性。目前臺積電 SoIC 的 Hybrid Bonding 良率資料 公開資料未見 |
| 散熱瓶頸 | 16層堆疊的熱密度顯著高於 8-12層，如果不能有效散熱，將限制實際效能發揮 |
| 基礎裸片定製化帶來的供應鏈複雜度 | 如果 NVIDIA 等客戶深度介入基礎裸片設計，供應鏈協調難度上升，可能導致交付延遲 |
5.2 市場與競爭風險
| 風險 | 說明 |
|---|---|
| 產能過剩 | 三大儲存廠商同時大規模擴產 HBM，如果 AI 晶片需求增速放緩，可能出現供過於求 |
| 技術路線替代 | 長期來看，CXL（Compute Express Link）記憶體池化、PIM（Processing-in-Memory）、新型非易失性儲存 等技術可能部分替代 HBM 的市場空間，但短期內（2027年前）HBM 地位穩固 |
| 客戶集中度 | HBM 營收高度依賴 NVIDIA（估計佔 HBM 需求的 60%+），NVIDIA 架構切換節奏直接影響 HBM 廠商營收 |
5.3 地緣政治風險
| 風險 | 說明 |
|---|---|
| 出口管制升級 | 美國可能進一步收緊對華先進儲存技術和裝置的出口管制，影響全球供應鏈格局 |
| 韓國廠商的兩難 | SK 海力士和三星在中國有 DRAM 生產基地（無錫、西安），政策不確定性可能影響其產能規劃 |
| 中國反制措施 | 中國對鎵、鍺等關鍵材料實施出口管制，可能影響全球半導體供應鏈 |
5.4 估值與投資相關爭議
- HBM 溢價是否可持續？：HBM 產品毛利率估計在 50-60%（遠高於標準 DRAM 的 20-30%），如果競爭加劇或技術擴散，高毛利可能難以維持
- “AI 泡沫”論：如果 AI 訓練/推論需求低於預期，HBM 需求可能面臨調整
- 中國概念股的 HBM 敘事：部分 A 股公司在互動平台上被投資者問及 HBM 相關業務，但實際技術能力與國際領先水平差距較大，需警惕概念炒作
六、關鍵資料彙總
| 指標 | 資料 | 來源/口徑 |
|---|---|---|
| 2024年全球 HBM 市場規模 | ~160-180億美元 | TrendForce、Yole 綜合估算 |
| 2024年 SK 海力士 HBM 市佔率 | ~50-55% | TrendForce 2024年 |
| 2024年 HBM3E 單顆堆疊頻寬 | ~1.2 TB/s | JEDEC/廠商規格 |
| HBM4 目標單顆堆疊頻寬 | ~1.6-2.0 TB/s | 行業預期，非官方確認 |
| HBM4E 預期量產時間 | 2027-2028年 | 行業預期 |
| 台積電 2025年 CoWoS 月產能目標 | ~6萬片（12寸等效） | 台積電法說會/行業報道 |
| HBM 單顆堆疊功耗（HBM3E） | ~10-15W | 行業估算 |
| 長鑫儲存量產製程 | ~17-19nm | 公開報道，未經官方確認 |
七、延伸閱讀建議
- JEDEC HBM 標準文件（HBM3/JESD238、HBM4/JESD239 等）
- SK 海力士、三星、美光季度財報中的 HBM 業務揭露
- 台積電技術研討會（Technology Symposium）中的 CoWoS/SoIC 更新
- TrendForce、Yole 的 HBM 市場研究報告
免責宣告：本頁內容僅供資訊參考，不構成任何投資建議。部分資料基於行業分析師估算和公開報道，可能存在偏差。HBM4E 尚未有正式規格釋出，相關內容為行業預期和技術推測，請以廠商官方資訊為準。