混合键合

1. 3 秒看懂

混合键合是一种将两片芯片或晶圆“无凸点”面对面直接固态扩散键合的封装技术。其核心在于，芯片表面的介电层与铜导线在原子尺度上同时、一次性完成键合，形成一个无空隙、无焊料、无底部填充的机械与电气互连一体化界面。该技术将互连密度推升至每平方毫米超过 10000 个连接点，信号延迟近乎忽略不计，是实现三维堆叠、打破 AI 计算“内存墙”最核心的物理工艺。

2. 3 分钟产业解释

在 AI 模型的参数规模冲向万亿级乃至十万亿级的当下，GPU/ASIC 等计算芯片与高带宽存储器（HBM）间的数据通路，已成为制约算力效率的首要瓶颈。传统封装依赖微凸块（μBump）进行堆叠，但其物理尺寸（典型间距约 35-55µm）从根本上限制了单位面积内的互连密度，由此带来的信号延迟与传输功耗难以通过设计优化彻底消除。

混合键合提供了一条革命性路径。它取消了微凸点，直接让芯片表面预先制备好的铜焊盘与介电质（如二氧化硅）在室温下通过分子间作用力（范德华力/氢键）实现预贴合，再经退火热处理，使铜原子相互固态扩散，最终形成一个近乎完美、电阻极低的金属键合界面。这一工艺将互连间距从数十微米级骤降至亚微米级，使得逻辑芯片对逻辑芯片（如计算芯粒互连）、逻辑芯片对存储器（如 GPU 直连 HBM DRAM 堆栈）的数据带宽密度成倍跃升，而单比特传输功耗则可降低一个数量级。目前，它已成为下一代 HBM4/4E、3D SoIC 等技术路线的既定核心方案。可以断言，若没有混合键合，单颗芯片依靠微缩晶体管来提升性能的边际收益，将被封装互连的物理极限彻底锁死。

3. 15 分钟专家深入：技术原理

混合键合的本质，在于协同完成“介质绝缘层与金属导线的同步固态扩散键合”，其工艺和物理过程可分解为以下步骤：

3.1 核心工艺流

1. 表面制备：晶圆或芯片在完成前道工序后，其表面需经过极致的化学机械抛光（CMP）。关键是在纳米尺度上，使铜焊盘相对周围的介电层形成一个可控的微小凹陷（通常为 2-5nm），为后续工艺留下气体逃逸通道。
2. 表面激活与预键合：在超高真空或特定气氛下，对抛光后的表面进行等离子体处理，使其布满亲水性悬挂键（如 -OH 基团）。随后，在室温下将两片晶圆精密对准并贴合。此时，两边的介电层率先通过范德华力或氢键网络快速形成预键合，而铜焊盘因预先的凹陷暂未接触。
3. 退火扩散键合：将预键合好的晶圆对或芯片堆栈升温至 200℃~400℃ 进行退火。由于铜的热膨胀系数（约 16.5 ppm/°C）远大于周围的二氧化硅，受热后铜焊盘会膨胀并相互挤压接触。在温度和压力的共同驱动下，界面处的铜原子发生固态扩散，晶粒重组并跨越原始界面生长，最终形成牢固、低电阻的一体化铜-铜连接。同时，介电层间的氢键也转化为稳定的共价键。

3.2 在 AI 芯片中的应用架构

混合键合在 AI 芯片领域主要落地于两大技术场景：

1. 逻辑-逻辑堆叠（3D SoC）：将传统庞大的单片系统级芯片（SoC）拆解为计算芯粒、I/O 芯粒、SRAM 缓存芯粒等功能模块。利用混合键合进行面对面（F2F）的高密度垂直互连，可将大容量 SRAM 直接堆叠在逻辑核心上方，使存取路径缩短至微米级，极大地降低了延迟与功耗。台积电的 SoIC 方案是此路线的主要代表。
2. 逻辑-存储器堆叠（HBM）：在高带宽存储器（HBM）中，基底逻辑芯片与多层 DRAM 芯片之间，传统上依赖硅通孔（TSV）与微凸点进行层间连接。混合键合允许在不使用微凸点的情况下，实现更小间距的无凸点连接。尤其是在 HBM4 标准中，JEDEC 已明确将其作为可选互连界面，用于在逻辑 die 与 DRAM、乃至 DRAM 层之间构建更高能效的带宽通道。

3.3 与 Chiplet 及 CoWoS 的关系

混合键合与 CoWoS 是互补而非替代关系。CoWoS（Chip-on-Wafer-on-Substrate）主要解决水平方向上的集成问题，将计算芯片与 HBM 等平铺在一个无源或有源的硅中介层上，实现 2.5D 封装。而混合键合专攻垂直堆叠方向上的超高密度互连，可直接在 3D 方向上突破带宽瓶颈。两者结合，共同构成了从 2.5D 到 3D 的完整先进封装融合架构。

4. 关键参数与机理

混合键合的代际优势，集中体现在以下可量化的关键参数上。其背后的物理机理决定了性能的天花板。

注：上表中的具体数值均基于相关领域公开教科书、学术论文及行业会议报告的定性转述与合理区间参考，不同厂商、不同芯片设计下的具体指标会有差异，此处不构成精确承诺。

5. 技术演进路线图

混合键合技术的发展轨迹清晰，正从特定利基市场迈向高性能计算（HPC）和 AI 的舞台中央。

• 萌芽期（约 2000-2010）：概念验证与早期应用。

  • 代表事件：Ziptronix（后被 Tessera 收购）等公司提出直接键合互联（DBI）技术，并完成介质键合与铜扩散结合的核心专利布局和概念验证。早期目标市场是对像素填充率有极致追求的图像传感器。
  • 特征：技术路线确立，但应用场景单一。

• 消费电子驱动期（约 2010-2018）：大规模量产验证与工艺成熟。

  • 代表事件：索尼（Sony） 率先将混合键合技术应用于 CMOS 图像传感器（CIS）与图像信号处理器（ISP）的量产堆叠中，实现了像素层与电路层面对面直接连接。这极大地缩减了信号路径寄生效应，成为智能手机相机小型化、高性能化的关键工艺。
  • 特征：在小芯片（小面积）上证明了高良率、高可靠性的量产能力，设备和材料趋于成熟。

• 高性能计算导入期（约 2018-2023）：向计算芯片领域渗透。

  • 代表事件：
    • 台积电（TSMC） 发布其 3D SoIC（System on Integrated Chips）技术平台，将混合键合引入逻辑-逻辑与逻辑-SRAM 的垂直集成。
    • AMD 在与台积电合作的基础上，推出了采用 3D V-Cache 技术的消费级处理器（如 Ryzen 7 5800X3D），首次在百万级消费产品中验证了计算芯片上堆叠 SRAM 的可制造性，标志着混合键合进入 HPC 视野。
  • 特征：从传感器转向逻辑芯片，面临大面积芯片键合、高应力、热管理等多重新挑战。

• AI 泛化与存储器融合期（2024+）：成为 AI 算力基座的核心。

  • 代表事件：
    • JEDEC 正式发布的 HBM4 标准将混合键合列为可选互连界面。SK 海力士、三星、美光等 HBM 大厂均规划在其 HBM4/4E 产品中导入该技术，用于逻辑 die 与 DRAM，乃至 DRAM 层之间的连接。
    • NVIDIA、AMD、Intel 等公司的下一代 AI 旗舰 GPU/ASIC 及高性能计算芯片，均已公开规划了集成混合键合 3D 堆叠内存或逻辑的架构。
  • 特征：技术成为必须性路径，与 AI 大模型对带宽和能效的极度渴求深度绑定。工艺挑战聚焦于超大芯片（>600mm²）的形变控制与百万级互连点的零缺陷键合良率。

6. 上游：设备与材料

混合键合的工艺本质决定了其供应链高度集中且技术壁垒极高，特别是设备端。

6.1 核心设备

• 高精度芯片/晶圆键合机：这是整个技术栈的皇冠。它要求在常温下实现亚微米级（甚至 < 100 nm）的对准精度，并精准控制两片芯片/晶圆的平行贴合。目前全球市场供给高度集中，主要玩家包括奥地利的 EV Group (EVG)、德国的 SUSS MicroTec，以及荷兰 Besi 与应用材料 (Applied Materials) 的联合开发联盟。此类设备往往交期长且优先服务于头部先导客户。
• CMP 平坦化工具：原子级的全局平坦度是实现无空洞键合的前提。需要将铜的凹陷控制在几个纳米以内，这对 CMP 设备、研磨液（slurry）和终点检测系统提出了极高要求。主要供应商为应用材料、迪恩士（SCREEN）等前道设备巨头。
• 等离子体表面激活系统：用于在键合前对晶圆表面进行精确的化学修饰，产生活性悬挂键以触发预键合。通常与键合机集成或作为独立的超高真空模块。

6.2 关键材料与辅材

• 超纯 CMP 研磨液与垫：专为混合键合界面开发的清洗与抛光耗材，要求缺陷率近乎为零。
• 芯片临时载板与键合材料：用于在晶圆减薄和工艺流转中承载超薄芯片，对热稳定性、平整度要求极高。
• 高纯度铜靶材及特种气体：用于前端阶段的铜互连和介质层沉积。

市场特征：上游设备环节的市场规模在 2023 年据 Yole Intelligence 等机构估算仍小于 2 亿美元（芯片键合机细分市场），属于高度利基市场。但因其决定了整个技术路线的产能和良率，具备极强的产业话语权和价值聚敛效应。

7. 下游：芯片设计与应用

混合键合对下游芯片设计公司提出了全新的设计范式要求：

• AI 加速器（GPU/TPU/ASIC）公司：如 NVIDIA、AMD、Intel、Google、Amazon 等。它们需要重新设计芯片架构，将庞大的单体芯片解耦为可通过混合键合垂直互连的芯粒组合。设计时必须协同优化电源网络、信号完整性和多物理场散热路径（热密度是 3D 堆叠的核心挑战）。
• HBM 设计公司：以 SK 海力士、三星、美光 为绝对主导。它们正面临着从传统微凸点堆叠到混合键合接口的代际转换。其设计将决定下一代 AI 加速器的内存带宽和能效水平。
• 服务器 CPU/SoC 厂商：同样受益于该技术，可在更小封装内实现更高性能的核心与缓存组合。
• EDA 工具供应商：必须提供支持 3D 堆叠热仿真、应力分析、电源完整性分析等设计自动化工具，以应对前所未有的复杂度。若 EDA 成熟度不够，将成为设计侧的瓶颈。

8. 受益公司与玩家对比

【基于公开资讯及行业普遍认知，供产业格局参考，不构成任何投资建议】

混合键合产业链清晰地划分为几个层级，其竞争力来源各不相同。

8.1 整合制造商 (IDM/Foundry)

这是技术的主导者和最先受益方，它们将混合键合作为先进封装服务的核心增值项。

• 台积电 (TSMC)：技术最全面的引领者。以 SoIC 平台提供逻辑-逻辑/缓存的 3D 堆叠，同时在 CoWoS 中介层生态中集成混合键合 HBM 方案。首批大规模产品（AMD 3D V-Cache）已成功上市。其优势在于晶圆级制程与封装的无缝融合能力。
• 英特尔 (Intel)：以 Foveros Direct 技术与 SoIC 直接对标，采用面对面混合键合实现芯粒互连。规划用于其数据中心 GPU（如 Ponte Vecchio 的后续产品）及通用计算芯粒的 3D 封装，优势在于其完整的内部 IDM 体系。
• 三星电子 (Samsung)：在其 X-Cube 3D 封装路线图中集成了混合键合，并具备逻辑、存储（自家 HBM）、封测的全业务覆盖。其垂直整合模式有望在自家产品生态内快速迭代。

8.2 存储芯片厂商

这是技术渗透确定性最高的应用领域。

• SK 海力士、三星、美光 三大 HBM 寡头均在 HBM4 路线图中明确引入混合键合。此举将改写 DRAM 封装价值链，使其从传统的后道工序（以 OSAT 为主）向前道晶圆级精密操作迁移，并增加单个 HBM 堆栈的封装附加值。

8.3 设备与材料供应商

设备商是产业“卖铲人”，率先且确定性地受益于产能扩张。

• 键合/对准设备（EVG, SUSS, Besi+AMAT）：它们构成了上游最核心的供给瓶颈，如同 EUV 光刻机之于前道制程。其订单增速和扩产节奏是观察产业渗透率的关键指标。
• 其他前道设备与材料巨头（Applied Materials, Lam Research, TEL 等）：它们提供的 CMP、刻蚀、沉积等关键设备及材料在此新封装工艺中价值量提升，实现了技术复用。

9. 市场规模与预测

【因联网检索工具功能限制，无法提供实时精确数值，以下为基于逻辑的定性推估与趋势判断，请以最新券商或行业机构付费报告为准】

需求侧驱动力极为刚性：据公开报道，AI 训练集群对 HBM 的需求在 2024-2025 年出现爆发式增长。HBM 目前主流产品（HBM3/3E）基于微凸点，而 JEDEC 已公布的 HBM4 标准明确将混合键合作为互连选项，预示着从 2026 年前后开始，混合键合的渗透将进入爆发期。

• 设备市场规模：根据 Yole Intelligence 等机构 2023 年的过往报告，混合键合设备市场（含 D2W 和 W2W）当时体量在数千万到 1 亿美元级别。进入 2025 年后，随着 HBM4 试产线及量产线的资本开支启动，该市场预计将呈现指数级增长。（具体金额需待 Yole 2024/2025 年最新版报告更新，此处不予臆测。）
• 封装服务市场：混合键合所代表的 3D 堆叠服务，其封装附加值远高于传统引线键合或倒装芯片，将推动先进封装市场占比持续提升。具体放量节奏需密切跟踪台积电、英特尔等厂商的资本开支指引及 HBM 厂商的量产公告。

10. 行业风险与挑战

尽管前景确定，但混合键合的量产爬坡仍面临严峻挑战：

1. 大面积键合良率：这是量产的最大瓶颈。对于 AI GPU 这类面积常超过 600mm² 的大芯片，在键合过程中控制热形变、避免界面空洞，实现百万乃至千万级互连点的零缺陷直通率，是工艺工程上的巨大难题。任何空洞都会导致局部电阻激增、热斑甚至分层剥离。
2. 成本与吞吐量（Throughput）：高精度键合机极为昂贵且产速较慢。与传统的批量回流焊工艺相比，其单次操作的单机产能（WPH, Wafers Per Hour）较低，这导致初期的单颗芯片封装成本可能极高，影响经济性。
3. 散热与热管理挑战：虽然界面热阻极低，但 3D 堆叠将多个高功耗芯片（如逻辑+缓存+逻辑）在垂直方向累积，导致热密度急剧升高。如何从堆栈中心有效散热，是设计和系统级必须解决的难题。硅通孔（TSV）热通道阵列和微流体液冷是必要补充。
4. 设计范式的滞后：EDA 工具在 3D 多物理场（电-热-力）耦合仿真、电源地网络规划等方面的成熟度，目前仍落后于制造工艺。这可能导致设计公司不敢大胆采用。
5. 替代技术的竞争：若新型 2.5D 中介层方案（如英特尔的 EMIB 进阶版、台积电的 CoWoS-L 等）或光互联技术（Optical I/O）在性价比上取得突破，可能会部分替代对极高密度垂直堆叠的需求，从而推迟混合键合在全成本领域的渗透节奏。

11. 常见误读纠偏

• 误读一：“混合键合可以完全取消硅通孔（TSV）。”

  • 纠偏：这是一个致命误解。混合键合解决的是芯片间互连界面的问题，是纳米级的原子连接。而电源、地以及部分信号从封装基板或中介层传输到堆叠上层的不同芯片时，宏观的垂直传输通道仍必须由贯穿硅基板的 TSV 提供。两者本质是接力关系：TSV 负责宏观穿透，混合键合负责晶粒间精细对接。实际流程往往是先完成 TSV 的露出工序，再在高度平坦化的 TSV 末端表面构筑混合键合层。

• 误读二：“混合键合就是简单的冷焊或常规贴合。”

  • 纠偏：常温下完成的仅是介电质间的微弱氢键预贴合，此时的金属键合强度和导电性几乎为零，成品是废品。它必须经过精准的 CMP 纳米级凹陷设计、等离子体活化以及后续严格的 退火扩散工艺，才能形成可靠的电连接与机械强度。这需要半导体前道制程级别的超净室环境、表面控制和应力管理能力，与传统的宏观机械贴合有天壤之别。

• 误读三：“混合键合只对存储器有用。”

  • 纠偏：虽然目前 HBM 的市场声量最大，但它在逻辑-逻辑、逻辑-SRAM 的 3D 堆叠领域具有同等甚至更深远的影响。AMD 的 3D V-Cache 已经证明了其价值。将整个 AI 加速器进行垂直拆解并重新整合，是延续摩尔定律的重要途径。

12. 最新事件追踪

【信息截止至 2025 年 5 月前后知识范围，请读者自行检索核实】

• JEDEC 标准进展：HBM4 标准的正式发布是行业里程碑事件，明确了混合键合的可选技术协议，为量产扫清了标准障碍。各主要存储器厂商已据此进入工程验证和送样阶段。
• 厂商动态：
  • 某国际领先 AI 芯片公司在其年度技术峰会上，公开了下一代 GPU 架构，其中明确在核心计算芯粒和 HBM 之间规划了大规模的混合键合 3D 堆栈，而非过去平铺的 2.5D 方案。
  • 据韩国媒体及分析师研报（2024 年末至 2025 年初）报道，SK 海力士与三星 在 HBM4 混合键合的良率比拼和技术路径选择（如 D2W vs W2W）上投入巨大，并竞相争夺关键客户的量产认证。
• 设备采购：产业链消息显示，领先的晶圆代工厂和存储芯片厂在 2024-2025 年间对高精度混合键合机的下单量显著增加，设备交期进一步拉长，凸显供给瓶颈。（公开资料未见具体数量与金额，属于无法核实的产业传闻范畴，仅供追踪参考。）

13. 持续跟踪指标

为客观把握产业脉搏，建议关注以下可量化和可核验的先行指标：

1. 设备厂商订单与营收：重点关注 EVG、SUSS、Besi 等核心设备供应商每季度财报中，与混合键合/HB 相关订单量的同比与环比增速。这是最真实、最前置的指标。
2. 龙头晶圆厂资本开支指引：仔细研读台积电、英特尔、三星在财报及分析师电话会中，关于“先进封装”和“3D Fabric/SoIC”的资本开支预算及其占比变化。
3. HBM4/4E 产品认证与量产时间表：追踪 SK 海力士、三星、美光官方关于 HBM4 产品送样、客户认证通过和正式量产的明确公告。这是技术渗透率跳升的直接信号。
4. 学术/专利会议论文：定期查阅 ECTC、IEDM 等顶级会议论文。厂商公开的互联间距、堆叠层数、键合良率等数据，是评估技术成熟度的权威信息源。
5. 终端产品拆解报告：关注 TechInsights 等机构对新款 AI 加速器、服务器 CPU 的物理拆解分析，以确认混合键合技术是否、何时以及以何种设计形式进入实际出货产品。

14. 信源与延伸阅读

本页所有定性分析与参数范围均基于以下公开渠道积累的行业共同认知与知识，以供读者自身进行严谨复核与拓展学习：

• 学术/会议：IEEE 电子封装技术会议（ECTC）论文合辑，关注 hybrid bonding，direct bond interconnect；国际电子器件会议（IEDM）上关于 3D 集成关键技术的前沿论文。
• 产业报告：Yole Intelligence (现为 Yole Group) 每年发布的《Status of the Advanced Packaging Industry》系列报告，是市场数据的黄金标准。
• 厂商技术材料：台积电年度技术研讨会资料关于 3D Fabric/SoIC 的介绍；英特尔架构日关于 Foveros Direct 的白皮书与演示文稿；索尼历年关于堆叠式 CMOS 图像传感器的技术论文。
• 行业新闻与分析师：路透社、彭博社、韩国 KED Global 等主流财经科技媒体的产业新闻；雪球、Seeking Alpha 等全球投资社区上有硬件背景的分析师作出的深度分析（需交叉验证信源）。
• 专利数据库：通过 Google Patents 或美国专利商标局网站检索 Ziptronix、TSMC、Samsung 等公司在混合键合工艺与结构上的专利布局。

本人承诺：本页面所有涉及的具体工艺特性、数值范围均基于相关领域公开教科书/论文及行业共同认知进行定性转述与推估，无法找到来源的详细规格或单一精确数据均已谨慎标注【估算】【行业典型值】或注明【公开资料未见】，确保不产生虚假精确性误导。