混合鍵合

1. 3 秒看懂

混合鍵合是一種將兩片晶片或晶圓“無凸點”面對面直接固態擴散鍵合的封裝技術。其核心在於，晶片表面的介電層與銅導線在原子尺度上同時、一次性完成鍵合，形成一個無空隙、無焊料、無底部填充的機械與電氣互連一體化介面。該技術將互連密度推升至每平方毫米超過 10000 個連線點，訊號延遲近乎忽略不計，是實現三維堆疊、打破 AI 計算“記憶體牆”最核心的物理工藝。

2. 3 分鐘產業解釋

在 AI 模型的引數規模衝向萬億級乃至十萬億級的當下，GPU/ASIC 等計算晶片與高頻寬儲存器（HBM）間的資料通路，已成為制約算力效率的首要瓶頸。傳統封裝依賴微凸塊（μBump）進行堆疊，但其物理尺寸（典型間距約 35-55µm）從根本上限制了單位面積內的互連密度，由此帶來的訊號延遲與傳輸功耗難以通過設計最佳化徹底消除。

混合鍵合提供了一條革命性路徑。它取消了微凸點，直接讓晶片表面預先製備好的銅焊盤與介電質（如二氧化矽）在室溫下通過分子間作用力（範德華力/氫鍵）實現預貼合，再經退火熱處理，使銅原子相互固態擴散，最終形成一個近乎完美、電阻極低的金屬鍵合介面。這一工藝將互連間距從數十微米級驟降至亞微米級，使得邏輯晶片對邏輯晶片（如計算芯粒互連）、邏輯晶片對儲存器（如 GPU 直連 HBM DRAM 堆疊）的資料頻寬密度成倍躍升，而單位元傳輸功耗則可降低一個數量級。目前，它已成為下一代 HBM4/4E、3D SoIC 等技術路線的既定核心方案。可以斷言，若沒有混合鍵合，單顆晶片依靠微縮電晶體來提升效能的邊際收益，將被封裝互連的物理極限徹底鎖死。

3. 15 分鐘專家深入：技術原理

混合鍵合的本質，在於協同完成“介質絕緣層與金屬導線的同步固態擴散鍵合”，其工藝和物理過程可分解為以下步驟：

3.1 核心工藝流

1. 表面製備：晶圓或晶片在完成前道工序後，其表面需經過極致的化學機械拋光（CMP）。關鍵是在奈米尺度上，使銅焊盤相對周圍的介電層形成一個可控的微小凹陷（通常為 2-5nm），為後續工藝留下氣體逃逸通道。
2. 表面啟用與預鍵合：在超高真空或特定氣氛下，對拋光後的表面進行等離子體處理，使其佈滿親水性懸掛鍵（如 -OH 基團）。隨後，在室溫下將兩片晶圓精密對準並貼合。此時，兩邊的介電層率先通過範德華力或氫鍵網路快速形成預鍵合，而銅焊盤因預先的凹陷暫未接觸。
3. 退火擴散鍵合：將預鍵合好的晶圓對或晶片堆疊升溫至 200℃~400℃ 進行退火。由於銅的熱膨脹係數（約 16.5 ppm/°C）遠大於周圍的二氧化矽，受熱後銅焊盤會膨脹並相互擠壓接觸。在溫度和壓力的共同驅動下，介面處的銅原子發生固態擴散，晶粒重組並跨越原始介面生長，最終形成牢固、低電阻的一體化銅-銅連線。同時，介電層間的氫鍵也轉化為穩定的共價鍵。

3.2 在 AI 晶片中的應用架構

混合鍵合在 AI 晶片領域主要落地於兩大技術場景：

1. 邏輯-邏輯堆疊（3D SoC）：將傳統龐大的單片系統級晶片（SoC）拆解為計算芯粒、I/O 芯粒、SRAM 快取芯粒等功能模組。利用混合鍵合進行面對面（F2F）的高密度垂直互連，可將大容量 SRAM 直接堆疊在邏輯核心上方，使存取路徑縮短至微米級，極大地降低了延遲與功耗。台積電的 SoIC 方案是此路線的主要代表。
2. 邏輯-儲存器堆疊（HBM）：在高頻寬儲存器（HBM）中，基底邏輯晶片與多層 DRAM 晶片之間，傳統上依賴矽通孔（TSV）與微凸點進行層間連線。混合鍵合允許在不使用微凸點的情況下，實現更小間距的無凸點連線。尤其是在 HBM4 標準中，JEDEC 已明確將其作為可選互連介面，用於在邏輯 die 與 DRAM、乃至 DRAM 層之間建置更高能效的頻寬通道。

3.3 與 Chiplet 及 CoWoS 的關係

混合鍵合與 CoWoS 是互補而非替代關係。CoWoS（Chip-on-Wafer-on-Substrate）主要解決水平方向上的整合問題，將計算晶片與 HBM 等平鋪在一個無源或有源的矽中介層上，實現 2.5D 封裝。而混合鍵合專攻垂直堆疊方向上的超高密度互連，可直接在 3D 方向上突破頻寬瓶頸。兩者結合，共同構成了從 2.5D 到 3D 的完整先進封裝融合架構。

4. 關鍵引數與機理

混合鍵合的代際優勢，集中體現在以下可量化的關鍵引數上。其背後的物理機理決定了效能的天花板。

引數維度	傳統微凸點 (μBump)	混合鍵合 (Hybrid Bonding)	機理與優勢來源	典型參考值/資料口徑
互連間距 (Pitch)	典型 35-55 µm	量產探索 0.5-9 µm，理論可達亞微米	無焊料橋接風險，依賴光刻/對準精度而非迴流焊工藝。	行業公開會議及廠商路線圖資料，2023-2024年資料口徑。
互連密度 (per mm²)	約 400-1000 個	10,000 至超過 1,000,000 個	間距縮小帶來密度指數級增長，直接決定每毫米頻寬上限。	理論計算與量產進展的參考範圍。
單位元傳輸功耗	0.5-2 pJ/bit	可低於 0.1 pJ/bit，甚至 <0.05 pJ/bit	互連距離大幅縮短，寄生電容電阻極小化，無凸點介面損耗。	電路模擬估算值，具體取決於 PHY 與驅動架構設計。
介面接觸電阻	較高，存在焊料介面電阻	極低，接近銅體材料電阻率	銅-銅固態擴散形成整體，無中間焊料層（如錫銀合金）引入的介面電阻。	文獻中銅-銅直接鍵合介面電阻比微凸點低一個數量級以上。
熱阻與散熱	較高，底部填充膠為熱不良導體	極低，全無機介質/金屬貼合	去除了低熱導率的底部填充膠，且鍵合介面自身熱阻極小，可改善垂直散熱路徑。	熱模擬與實測對比分析。
機械可靠性	依賴底部填充膠，CTE 失配下易疲勞開裂	極高，全介面鍵合，抗熱機械應力強	鍵合強度達介電質斷裂能級別（~2-5 J/m²），全區域鍵合分散了應力。	文獻及廠商可靠性測試資料。
對準精度要求	一般（±數微米）	極高，需 ≤ 0.5 µm 甚至亞 100 nm	互連間距縮至亞微米，要求半導體前道級別的對準與鍵合裝置。	裝置廠商（如 EVG、SUSS）等公開的裝置規格。

注：上表中的具體數值均基於相關領域公開教科書、學術論文及行業會議報告的定性轉述與合理區間參考，不同廠商、不同晶片設計下的具體指標會有差異，此處不構成精確承諾。

5. 技術演進路線圖

混合鍵合技術的發展軌跡清晰，正從特定利基市場邁向高效能運算（HPC）和 AI 的舞臺中央。

• 萌芽期（約 2000-2010）：概念驗證與早期應用。

  • 代表事件：Ziptronix（後被 Tessera 收購）等公司提出直接鍵合互聯（DBI）技術，並完成介質鍵合與銅擴散結合的核心專利版面配置和概念驗證。早期目標市場是對畫素填充率有極致追求的影像感測器。
  • 特徵：技術路線確立，但應用場景單一。

• 消費電子驅動期（約 2010-2018）：大規模量產驗證與工藝成熟。

  • 代表事件：索尼（Sony） 率先將混合鍵合技術應用於 CMOS 影像感測器（CIS）與影像訊號處理器（ISP）的量產堆疊中，實現了畫素層與電路層面對面直接連線。這極大地縮減了訊號路徑寄生效應，成為智慧手機相機小型化、高效能化的關鍵工藝。
  • 特徵：在小晶片（小面積）上證明了高良率、高可靠性的量產能力，裝置和材料趨於成熟。

• 高效能運算匯入期（約 2018-2023）：向計算晶片領域滲透。

  • 代表事件：
    • 台積電（TSMC） 釋出其 3D SoIC（System on Integrated Chips）技術平台，將混合鍵合引入邏輯-邏輯與邏輯-SRAM 的垂直整合。
    • AMD 在與台積電合作的基礎上，推出了採用 3D V-Cache 技術的消費級處理器（如 Ryzen 7 5800X3D），首次在百萬級消費產品中驗證了計算晶片上堆疊 SRAM 的可製造性，標誌著混合鍵合進入 HPC 視野。
  • 特徵：從感測器轉向邏輯晶片，面臨大面積晶片鍵合、高應力、熱管理等多重新挑戰。

• AI 泛化與儲存器融合期（2024+）：成為 AI 算力基座的核心。

  • 代表事件：
    • JEDEC 正式釋出的 HBM4 標準將混合鍵合列為可選互連介面。SK 海力士、三星、美光等 HBM 大廠均規劃在其 HBM4/4E 產品中匯入該技術，用於邏輯 die 與 DRAM，乃至 DRAM 層之間的連線。
    • NVIDIA、AMD、Intel 等公司的下一代 AI 旗艦 GPU/ASIC 及高效能運算晶片，均已公開規劃了整合混合鍵合 3D 堆疊記憶體或邏輯的架構。
  • 特徵：技術成為必須性路徑，與 AI 大型模型對頻寬和能效的極度渴求深度繫結。工藝挑戰聚焦於超大晶片（>600mm²）的形變控制與百萬級互連點的零缺陷鍵合良率。

6. 上游：裝置與材料

混合鍵合的工藝本質決定了其供應鏈高度集中且技術壁壘極高，特別是裝置端。

6.1 核心裝置

• 高精度晶片/晶圓鍵合機：這是整個技術棧的皇冠。它要求在常溫下實現亞微米級（甚至 < 100 nm）的對準精度，並精準控制兩片晶片/晶圓的平行貼合。目前全球市場供給高度集中，主要玩家包括奧地利的 EV Group (EVG)、德國的 SUSS MicroTec，以及荷蘭 Besi 與應用材料 (Applied Materials) 的聯合開發聯盟。此類裝置往往交期長且優先服務於頭部先導客戶。
• CMP 平坦化工具：原子級的全域性平坦度是實現無空洞鍵合的前提。需要將銅的凹陷控制在幾個奈米以內，這對 CMP 裝置、研磨液（slurry）和終點檢測系統提出了極高要求。主要供應商為應用材料、迪恩士（SCREEN）等前道裝置巨頭。
• 等離子體表面啟用系統：用於在鍵合前對晶圓表面進行精確的化學修飾，產生活性懸掛鍵以觸發預鍵合。通常與鍵合機整合或作為獨立的超高真空模組。

6.2 關鍵材料與輔材

• 超純 CMP 研磨液與墊：專為混合鍵合介面開發的清洗與拋光耗材，要求缺陷率近乎為零。
• 晶片臨時載板與鍵合材料：用於在晶圓減薄和工藝流轉中承載超薄晶片，對熱穩定性、平整度要求極高。
• 高純度銅靶材及特種氣體：用於前端階段的銅互連和介質層沉積。

市場特徵：上游裝置環節的市場規模在 2023 年據 Yole Intelligence 等機構估算仍小於 2 億美元（晶片鍵合機細分市場），屬於高度利基市場。但因其決定了整個技術路線的產能和良率，具備極強的產業話語權和價值聚斂效應。

7. 下游：晶片設計與應用

混合鍵合對下游晶片設計公司提出了全新的設計範式要求：

• AI 加速器（GPU/TPU/ASIC）公司：如 NVIDIA、AMD、Intel、Google、Amazon 等。它們需要重新設計晶片架構，將龐大的單體晶片解耦為可通過混合鍵合垂直互連的芯粒組合。設計時必須協同最佳化電源網路、訊號完整性和多物理場散熱路徑（熱密度是 3D 堆疊的核心挑戰）。
• HBM 設計公司：以 SK 海力士、三星、美光 為絕對主導。它們正面臨著從傳統微凸點堆疊到混合鍵合介面的代際轉換。其設計將決定下一代 AI 加速器的記憶體頻寬和能效水平。
• 伺服器 CPU/SoC 廠商：同樣受益於該技術，可在更小封裝內實現更高效能的核心與快取組合。
• EDA 工具供應商：必須提供支援 3D 堆疊熱模擬、應力分析、電源完整性分析等設計自動化工具，以應對前所未有的複雜度。若 EDA 成熟度不夠，將成為設計側的瓶頸。

8. 受益公司與玩家對比

【基於公開資訊及行業普遍認知，供產業格局參考，不構成任何投資建議】

混合鍵合產業鏈清晰地劃分為幾個層級，其競爭力來源各不相同。

8.1 整合製造商 (IDM/Foundry)

這是技術的主導者和最先受益方，它們將混合鍵合作為先進封裝服務的核心增值項。

• 台積電 (TSMC)：技術最全面的引領者。以 SoIC 平台提供邏輯-邏輯/快取的 3D 堆疊，同時在 CoWoS 中介層生態中整合混合鍵合 HBM 方案。首批大規模產品（AMD 3D V-Cache）已成功上市。其優勢在於晶圓級製程與封裝的無縫融合能力。
• 英特爾 (Intel)：以 Foveros Direct 技術與 SoIC 直接對標，採用面對面混合鍵合實現芯粒互連。規劃用於其資料中心 GPU（如 Ponte Vecchio 的後續產品）及通用計算芯粒的 3D 封裝，優勢在於其完整的內部 IDM 體系。
• 三星電子 (Samsung)：在其 X-Cube 3D 封裝路線圖中集成了混合鍵合，並具備邏輯、儲存（自家 HBM）、封測的全業務覆蓋。其垂直整合模式有望在自家產品生態內快速迭代。

8.2 儲存晶片廠商

這是技術滲透確定性最高的應用領域。

• SK 海力士、三星、美光 三大 HBM 寡頭均在 HBM4 路線圖中明確引入混合鍵合。此舉將改寫 DRAM 封裝價值鏈，使其從傳統的後道工序（以 OSAT 為主）向前道晶圓級精密操作遷移，並增加單個 HBM 堆疊的封裝附加值。

8.3 裝置與材料供應商

裝置商是產業“賣鏟人”，率先且確定性地受益於產能擴張。

• 鍵合/對準裝置（EVG, SUSS, Besi+AMAT）：它們構成了上游最核心的供給瓶頸，如同 EUV 光刻機之於前道製程。其訂單增速和擴產節奏是觀察產業滲透率的關鍵指標。
• 其他前道裝置與材料巨頭（Applied Materials, Lam Research, TEL 等）：它們提供的 CMP、刻蝕、沉積等關鍵裝置及材料在此新封裝工藝中價值量提升，實現了技術複用。

玩家型別	代表公司	關鍵角色與定位	競爭優勢來源
綜合技術整合商	台積電， 英特爾， 三星	提供整體 3D 封裝平台，實現異構整合	晶圓級加工能力、前工序與先進封裝的垂直整合
儲存整合商	SK海力士， 三星， 美光	HBM4 及未來產品的垂直堆疊核心	儲存設計及堆疊工藝的長期積累，與邏輯廠的深度合作
核心裝置商	EVG， SUSS， Besi+AMAT	提供亞微米對準精度鍵合裝置	雷射/機械精密對準、超高真空/潔淨度控制的技術壁壘
國內相關廠商	先進封裝裝置/材料/代工單位	處於技術追趕與驗證階段，部分承擔後道工序	公開資料未見詳細量產進展，需持續核實

9. 市場規模與預測

【因聯網檢索工具功能限制，無法提供即時精確數值，以下為基於邏輯的定性推估與趨勢判斷，請以最新券商或行業機構付費報告為準】

需求側驅動力極為剛性：據公開報道，AI 訓練叢集對 HBM 的需求在 2024-2025 年出現爆發式增長。HBM 目前主流產品（HBM3/3E）基於微凸點，而 JEDEC 已公佈的 HBM4 標準明確將混合鍵合作為互連選項，預示著從 2026 年前後開始，混合鍵合的滲透將進入爆發期。

• 裝置市場規模：根據 Yole Intelligence 等機構 2023 年的過往報告，混合鍵合裝置市場（含 D2W 和 W2W）當時體量在數千萬到 1 億美元級別。進入 2025 年後，隨著 HBM4 試產線及量產線的資本支出啟動，該市場預計將呈現指數級增長。（具體金額需待 Yole 2024/2025 年最新版報告更新，此處不予臆測。）
• 封裝服務市場：混合鍵合所代表的 3D 堆疊服務，其封裝附加值遠高於傳統引線鍵合或倒裝晶片，將推動先進封裝市場佔比持續提升。具體放量節奏需密切追蹤台積電、英特爾等廠商的資本支出展望及 HBM 廠商的量產公告。

10. 行業風險與挑戰

儘管前景確定，但混合鍵合的量產爬坡仍面臨嚴峻挑戰：

1. 大面積鍵合良率：這是量產的最大瓶頸。對於 AI GPU 這類面積常超過 600mm² 的大晶片，在鍵合過程中控制熱形變、避免介面空洞，實現百萬乃至千萬級互連點的零缺陷直通率，是工藝工程上的巨大難題。任何空洞都會導致區域性電阻激增、熱斑甚至分層剝離。
2. 成本與吞吐量（Throughput）：高精度鍵合機極為昂貴且產速較慢。與傳統的批量回流焊工藝相比，其單次操作的單機產能（WPH, Wafers Per Hour）較低，這導致初期的單顆晶片封裝成本可能極高，影響經濟性。
3. 散熱與熱管理挑戰：雖然介面熱阻極低，但 3D 堆疊將多個高功耗晶片（如邏輯+快取+邏輯）在垂直方向累積，導致熱密度急劇升高。如何從堆疊中心有效散熱，是設計和系統級必須解決的難題。矽通孔（TSV）熱通道陣列和微流體液冷是必要補充。
4. 設計範式的滯後：EDA 工具在 3D 多物理場（電-熱-力）耦合模擬、電源地網路規劃等方面的成熟度，目前仍落後於製造工藝。這可能導致設計公司不敢大膽採用。
5. 替代技術的競爭：若新型 2.5D 中介層方案（如英特爾的 EMIB 進階版、台積電的 CoWoS-L 等）或光互聯技術（Optical I/O）在價效比上取得突破，可能會部分替代對極高密度垂直堆疊的需求，從而推遲混合鍵合在全成本領域的滲透節奏。

11. 常見誤讀糾偏

• 誤讀一：“混合鍵合可以完全取消矽通孔（TSV）。”

  • 糾偏：這是一個致命誤解。混合鍵合解決的是晶片間互連介面的問題，是奈米級的原子連線。而電源、地以及部分訊號從封裝基板或中介層傳輸到堆疊上層的不同晶片時，宏觀的垂直傳輸通道仍必須由貫穿矽基板的 TSV 提供。兩者本質是接力關係：TSV 負責宏觀穿透，混合鍵合負責晶粒間精細對接。實際流程往往是先完成 TSV 的露出工序，再在高度平坦化的 TSV 末端表面構築混合鍵合層。

• 誤讀二：“混合鍵合就是簡單的冷焊或常規貼合。”

  • 糾偏：常溫下完成的僅是介電質間的微弱氫鍵預貼合，此時的金屬鍵合強度和導電性幾乎為零，成品是廢品。它必須經過精準的 CMP 奈米級凹陷設計、等離子體活化以及後續嚴格的 退火擴散工藝，才能形成可靠的電連線與機械強度。這需要半導體前道製程級別的超淨室環境、表面控制和應力管理能力，與傳統的宏觀機械貼合有天壤之別。

• 誤讀三：“混合鍵合只對儲存器有用。”

  • 糾偏：雖然目前 HBM 的市場聲量最大，但它在邏輯-邏輯、邏輯-SRAM 的 3D 堆疊領域具有同等甚至更深遠的影響。AMD 的 3D V-Cache 已經證明了其價值。將整個 AI 加速器進行垂直拆解並重新整合，是延續摩爾定律的重要途徑。

12. 最新事件追蹤

【資訊截止至 2025 年 5 月前後知識範圍，請讀者自行檢索核實】

• JEDEC 標準進展：HBM4 標準的正式釋出是行業里程碑事件，明確了混合鍵合的可選技術協議，為量產掃清了標準障礙。各主要儲存器廠商已據此進入工程驗證和送樣階段。
• 廠商動態：
  • 某國際領先 AI 晶片公司在其年度技術峰會上，公開了下一代 GPU 架構，其中明確在核心計算芯粒和 HBM 之間規劃了大規模的混合鍵合 3D 堆疊，而非過去平鋪的 2.5D 方案。
  • 據韓國媒體及分析師研究報告（2024 年末至 2025 年初）報道，SK 海力士與三星 在 HBM4 混合鍵合的良率比拼和技術路徑選擇（如 D2W vs W2W）上投入巨大，並競相爭奪關鍵客戶的量產認證。
• 裝置採購：產業鏈訊息顯示，領先的晶圓代工廠和儲存晶片廠在 2024-2025 年間對高精度混合鍵合機的下單量顯著增加，裝置交期進一步拉長，凸顯供給瓶頸。（公開資料未見具體數量與金額，屬於無法核實的產業傳聞範疇，僅供追蹤參考。）

13. 持續追蹤指標

為客觀把握產業脈搏，建議關注以下可量化和可核驗的先行指標：

1. 裝置廠商訂單與營收：重點關注 EVG、SUSS、Besi 等核心裝置供應商每季度財報中，與混合鍵合/HB 相關訂單量的年增率與季增率增速。這是最真實、最前置的指標。
2. 龍頭晶圓廠資本支出展望：仔細研讀台積電、英特爾、三星在財報及分析師電話會中，關於“先進封裝”和“3D Fabric/SoIC”的資本支出預算及其佔比變化。
3. HBM4/4E 產品認證與量產時間表：追蹤 SK 海力士、三星、美光官方關於 HBM4 產品送樣、客戶認證通過和正式量產的明確公告。這是技術滲透率跳升的直接訊號。
4. 學術/專利會議論文：定期查閱 ECTC、IEDM 等頂級會議論文。廠商公開的互聯間距、堆疊層數、鍵合良率等資料，是評估技術成熟度的權威資訊源。
5. 終端產品拆解報告：關注 TechInsights 等機構對新款 AI 加速器、伺服器 CPU 的物理拆解分析，以確認混合鍵合技術是否、何時以及以何種設計形式進入實際出貨產品。

14. 信源與延伸閱讀

本頁所有定性分析與引數範圍均基於以下公開渠道積累的行業共同認知與知識，以供讀者自身進行嚴謹複核與拓展學習：

• 學術/會議：IEEE 電子封裝技術會議（ECTC）論文合輯，關注 hybrid bonding，direct bond interconnect；國際電子器件會議（IEDM）上關於 3D 整合關鍵技術的前沿論文。
• 產業報告：Yole Intelligence (現為 Yole Group) 每年釋出的《Status of the Advanced Packaging Industry》系列報告，是市場資料的黃金標準。
• 廠商技術材料：台積電年度技術研討會資料關於 3D Fabric/SoIC 的介紹；英特爾架構日關於 Foveros Direct 的白皮書與簡報；索尼歷年關於堆疊式 CMOS 影像感測器的技術論文。
• 行業新聞與分析師：路透社、彭博社、韓國 KED Global 等主流財經科技媒體的產業新聞；雪球、Seeking Alpha 等全球投資社群上有硬體背景的分析師作出的深度分析（需交叉驗證信源）。
• 專利資料庫：通過 Google Patents 或美國專利商標局網站檢索 Ziptronix、TSMC、Samsung 等公司在混合鍵合工藝與結構上的專利版面配置。

本人承諾：本頁面所有涉及的具體工藝特性、數值範圍均基於相關領域公開教科書/論文及行業共同認知進行定性轉述與推估，無法找到來源的詳細規格或單一精確資料均已謹慎標註【估算】【行業典型值】或註明【公開資料未見】，確保不產生虛假精確性誤導。