I/O Die

1 3秒看懂

I/O Die（输入/输出芯片）是在现代高性能芯片（如CPU、GPU、AI加速器）中，一个从核心计算单元中物理剥离出来的独立硅片。它专门负责处理与外部世界（内存、存储、网络、其他芯片）的所有通信。这是 Chiplet（小芯片） 架构和先进封装时代，为了实现成本、良率和灵活性最优解的核心设计范式。

2 3分钟产业解释

为何需要独立的 I/O Die？ 在半导体制程工艺微缩至5nm、3nm及以下的过程中，单一硅片上集成所有功能的传统单片式SoC（系统级芯片） 模式遭遇了严重的物理与经济瓶颈。

• 成本与性能的解耦：最先进制程（如3nm）的每平方毫米晶圆成本是成熟制程（如6nm/7nm）的数倍。然而，并非所有电路都能从先进制程中获利。
  • 计算核心（CPU/GPU内核、AI张量核心）：对晶体管密度、开关速度（性能）和能效极度敏感，值得且必须采用最先进制程。
  • I/O 电路（内存PHY、PCIe/CXL SerDes、USB控制器）：本质上是模拟或数模混合电路，其性能主要由物理设计和信号完整性决定，迁往更先进的制程不仅成本激增，且性能提升甚微，甚至因电压域、噪声等问题增加设计风险，同时其长周期的验证和标准兼容要求使得移植成本极高。
• 架构的应对之道：产业因此转向异构集成。核心思想是“适合的工艺做适合的电路”。将对制程敏感的计算单元与对制程不敏感的 I/O 单元在物理上分离，分别采用不同的制程节点制造，再通过高密度的先进封装技术（如台积电的 CoWoS、Intel 的 EMIB）在封装基板上“拼接”成一个完整的系统。这个负责通信的独立芯片，就是 I/O Die。它充当了计算核心与外界高速互连的枢纽，是 Chiplet 架构走向实用的关键使能器。

3 技术原理

I/O Die 并非一片简单的连线板或传统的“北桥”芯片，而是一个高度复杂的数模混合系统。它集成了大量高性能物理层（PHY）、控制器逻辑和内部互联总线，其核心任务是桥接与汇聚。

+--------------------------------------------------------------------------+
|                        完整处理器/加速器封装（Package）                    |
|                                                                          |
|  +---------------+  +---------------+  +----------------------------+   |
|  | 计算 Die 1    |  | 计算 Die 0    |  |         I/O Die           |   |
|  | (5nm/3nm)     |  | (5nm/3nm)     |  |      (6nm/7nm 等)         |   |
|  | [CPU/GPU/AI]  |  | [CPU/GPU/AI]  |  |                            |   |
|  |               |  |               |  |  +-----------+              |   |
|  |               |  |               |  |  |    内存    |---> DDR5 内存 |
|  |               |  |               |  |  |   控制器   +---> 通道 x N |
|  +-------+-------+  +-------+-------+  |  +-----------+              |   |
|          |                  |          |                            |   |
|          |   超高带宽并行    |          |  +-----------+              |   |
|          +-- 内部互联总线 --+----------+->| 协   议   |              |   |
|          |  (UCIe/IFOP/AIB) |          |  |  集线器   |              |   |
|          +------------------+          |  +-----+-----+              |   |
|                                        |        |                    |   |
|                                        |  +-----+-----+-----------+ |   |
|                                        |  | PCIe PHY | CXL PHY  ...| |   |
|                                        |  +-----+-----+-----------+ |   |
|                                        |        |                    |   |
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                         先进封装基板 (如 CoWoS-S 硅中介层)

关键功能模块剖析（基于行业共识与典型设计，非特定产品）：

• 内存控制器与物理层：这是 I/O Die 最关键的功能模块，直接限制系统的内存带宽。它决定了支持的内存类型（DDR4/DDR5/LPDDR5X/HBM）、通道数和最高速率。例如，一个面向数据中心的 I/O Die 可能集成 8 个或 12 个支持 5600MT/s 甚至更高速度的 DDR5 通道。对于 HBM，其控制器和 PHY 设计要求更高，通常紧邻 HBM 堆栈放置。
• 高速串行收发器（SerDes）：这是 I/O Die 的“对外接口肌肉”。它们将芯片内部的并行数据流转换为高速串行信号进行远距离传输。决定其能力的关键指标是单通道速率（如 PCIe 5.0 为 32GT/s，PCIe 6.0 为 64GT/s）、通道数（Lane数，如 x16、x32）和能效比（pJ/bit，即传输每比特数据消耗的能量）。
• 内部互联总线与物理接口：这是连接计算 Die 和 I/O Die 的“内部高速公路”。其物理实现由先进封装完成。为达到高带宽、低延迟，通常采用极高密度的并行总线。业界正在推动 UCIe（通用小芯片互连） 标准，旨在定义一套开放的 Die-to-Die 互连规范，涵盖物理层和协议层，以促进不同供应商 Chiplet 的混合集成。
• 辅助I/O与安全模块：可能集成 USB 控制器、SPI/I2C 等低速接口控制器、平台安全处理器（PSP）或管理引擎，进一步实现功能整合。

4 关键参数

评估一个 I/O Die 的性能和其在系统中的价值，以下参数至关重要：

5 技术路线

主流芯片厂商和学术界沿着功能解耦和异构集成的方向，形成了以下几大技术路线：

6 上游

I/O Die 的产业链上游由设计工具与IP、晶圆制造、封装与测试三大核心环节构成。

1. 设计工具与IP

   • 接口IP：是 I/O Die 的“灵魂”。包括 DDR PHY、PCIe/CXL SerDes 等高价值 IP 核。主要供应商为 Synopsys、Cadence 和 Alphawave Semi。根据 IPnest 2023年报告，这三大厂商合计占有全球高速接口 IP 市场超过 80% 的份额。
   • EDA工具：Chiplet 异构集成带来的跨制程、跨 Die 协同设计与仿真需求，要求 EDA 工具从单芯片向多芯片系统级扩展。Synopsys (3DIC Compiler)、Cadence (Integrity 3D-IC) 和 Siemens EDA 是主要解决方案提供商。

2. 晶圆代工

   • I/O Die 通常成熟或次先进制程制造。
   • 台积电（TSMC）：主导了 7nm/6nm 节点的 I/O Die 代工，具备从设计到制造到封装的完整闭环，根据其 2023 年财报，HPC 平台是其最大收入来源，印证了此类代工需求的旺盛。
   • 三星（Samsung）：同样提供 7nm/5nm 等节点的 I/O Die 代工。
   • 联电（UMC）、格芯（GlobalFoundries）：在 12nm/14nm 及更成熟节点上提供高性价比、高可靠性的 I/O 芯片制造方案，广泛用于汽车、工业等长期期应用。

3. 封装与测试

   • 这是 I/O Die 产业链的 价值高地和产能瓶颈。
   • 先进封装代工厂：台积电凭借 CoWoS 和 InFO 系列技术成为绝对领军者。根据其 2023 年 7 月法说会内容，CoWoS 产能紧张将持续至 2024 年，并正加速扩产。
   • 传统OSAT（封测代工）巨头：日月光投控（ASEH）（通过 VIPack 平台）、安靠（Amkor） 深度布局 2.5D/3D 封装，承接 IDM 和代工厂溢出订单。
   • 国内代表：长电科技、通富微电。通富微电是 AMD Chiplet 产品的主要封测供应商之一，据其年报，2022 年营收约 214 亿元人民币。
   • 测试：因为需对多个独立 Die 进行 KGD（已知合格芯片）测试，并在封装后测试互连，ATE（自动测试设备）龙头 Advantest 和 Teradyne 的系统需求因此受益。

7 下游

任何对极致算力、高带宽和功能灵活性存在诉求的领域，都是 I/O Die 架构的下游。

• 高性能计算（HPC）与人工智能（AI）：这是最核心的驱动市场。AI 训练和推理服务器需要 CPU 和 GPU/AI 加速器具备海量的 HBM 内存带宽和多卡互连能力。NVIDIA 的 GH200 Grace Hopper 超级芯片、AMD 的 Instinct MI300 系列 APU/AI 加速器均是典型代表。
• 云端数据中心与服务器：云厂商的基础设施资本支出直接拉动服务器 CPU 需求。采用 Chiplet 架构的 AMD EPYC 和 Intel Xeon SP 系列处理器，使用 I/O Die 实现了更高的核心密度和更优的每瓦性能比，以满足虚拟化、数据库等负载。
• 个人计算设备（PC）：从高性能桌面到轻薄笔记本，Chiplet 和 I/O Tile 开始渗透。Intel 的 Meteor Lake 架构将图形、SoC 和 I/O 功能分别制作为不同 Tile，以平衡性能与功耗，根据估算可将平台待机功耗做到显著优化。
• 网络与通信基础设施：下一代基站、数据交换芯片中，I/O Die 可用于快速集成支持不同速率和协议（如以太网 MAC）的 SerDes 模块，应对灵活组网需求。

8 受益公司

以下分析基于产业链地位和已披露的战略方向，不代表任何形式的投资建议。

9 市场规模

I/O Die 作为功能部件，其自身无独立的市场规模统计。其市场价值完全内化于 “Chiplet 处理器” 和 “先进封装” 这两个更大范畴的市场中。

• Chiplet 处理器市场：根据研究机构 Omdia 在 2024 年发布的数据预测，全球采用 Chiplet 设计的处理器市场规模将在 2024 年达到约 58亿美元，并预计在 2030 年增长至超过 570亿美元，年复合增长率显著高于半导体行业平均。I/O Die 是该类处理器的核心构成组件之一。
• 先进封装市场：I/O Die 的物理互联依赖于先进封装。据 Yole Intelligence 的《先进封装产业现状》（Status of the Advanced Packaging）2023 年度报告测算，整个先进封装市场 2022 年产值约为 443亿美元，并将于 2028 年达到约 786亿美元，复合年增长率（CAGR）约 10%。其中，2.5D/3D 堆叠、FCBGA（倒装芯片球栅阵列）等与 I/O Die 直接相关的平台是增速最高的细分领域。
• 产能驱动：台积电董事长刘德音在 2023 年第二季度法说会上表示，CoWoS 先进封装产能紧张问题预计到 2024 年底才可缓解。这从侧面强力印证了由 AI/HPC 芯片拉动的、对包含 I/O Die 在内的 Chiplet 设计的需求呈井喷式增长。相关产能扩张计划的资本支出高达数十亿美元级别。

10 玩家对比

当前市场主要玩家采用 I/O Die 的策略存在显著差异。

• AMD vs. Intel

  • AMD：是中央 I/O Die 路线最坚定的执行者。从 2019 年的 EPYC Rome 开始，至今已迭代数代。其策略是标准化：用一个成熟的 I/O Die 适配不同数量、不同代际的计算 Die，以极低的成本和极快的速度衍生出完整产品家族。
  • Intel：向 Chiplet 演进的路经更为激进和分化。在服务器领域（Sapphire Rapids），采用了 4 个等同的 Die 通过 EMIB 连接，每个 Die 内集成计算与 I/O 功能，这是一种“去中心化”的 I/O 思路。而在客户端（Meteor Lake），则采用了明显的功能分区，将计算、SoC（含部分内存控制器/低功耗计算岛）、GPU、I/O 分离为不同的 Tile。两家技术路径的对比，反映了架构效率与灵活性的不同权衡。

• NVIDIA vs. 博通（Broadcom）

  • NVIDIA：其数据中心 GPU 目前仍以超大单芯片为核心，对 I/O Die 的拥抱体现在互连系统层面。其 NVSwitch 芯片和 NVLink C2C 互连技术，本质上是将 I/O 功能分立为专用互连芯片，实现超级规模的 GPU 集群。
  • 博通：其商业模式不是卖芯片，而是提供定制化 ASIC 设计服务。其 I/O Chiplet 策略体现在其 3.5D XDSiP 平台上，允许客户将自家的 AI 计算 Die 与博通 提供的业内顶尖 SerDes、HBM 控制器 IP 通过先进封装集成。这是一种将 I/O Die 能力 IP 化和服务化的模式。

11 风险

I/O Die 路线并非没有挑战和内在的系统性风险。

1. 互连瓶颈风险：如果内部 Die-to-Die 互联总线的带宽/延迟设计不足，I/O Die 会成为整个计算系统的“美乐时瓶颈”（Von Neumann Bottleneck），导致算力核心空转，无法高效访问外部存储。这种架构缺陷在产品上市后修复成本极高。
2. 先进封装良率与产能风险：I/O Die 架构的成功极度依赖先进封装。台积电 CoWoS 等关键产能的持续紧缺，使得依赖该架构的芯片产品出货量受限，形成单一供应商依赖。同时，多芯片封装的最终良率是各 Die 良率和互连良率的乘积，任何环节的良率较低都会导致总成本失去优势。
3. 设计与验证复杂度激增：跨制程、跨工厂、跨 Die 的协同设计、仿真、热分析和测试远比单片 SoC 复杂。系统级信号完整性、电源完整性、散热等问题交织在一起，对 EDA 工具和设计团队的能力要求提升了一个台阶。
4. 标准化与生态碎片化风险：虽然 UCIe 联盟正在推动 Die-to-Die 互连标准化，但在其成为事实标准前，不同厂商的私有接口（如 AMD 的 IFOP、Intel 的 AIB）可能导致生态碎片化，限制了 Chiplet 来源的多样性，偏离理想的开放生态。
5. 长期成本优势的不确定性：如果成熟制程的晶圆成本和先进封装费用的价格上涨快于预期，或者先进制程的成本下降速度快于预期，分离 I/O Die 所获得的成本套利空间可能被压缩。

12 误读纠偏

针对行业内外对 I/O Die 的几种普遍误解进行澄清。

1. 误读：I/O Die 只是把以前主板上“北桥”的功能搬进了 CPU 封装里。

   • 纠偏：功能上虽有渊源，但本质已全然不同。传统的“北桥”是通过较慢的前端总线（FSB）连接 CPU，并通过 AGP/PCIe 连接显卡，是主板级的互连。现代的 I/O Die 位于封装内部，通过极宽的并行总线（如 1024-bit 或更高）与计算 Die 直连，带宽高达 TB/s 级别，延迟为亚微秒级，远超任何板级互连。它是实现多颗计算芯协同的关键系统组件。

2. 误读：I/O 部分使用成熟制程是为了省钱，所以整体技术水平不高。

   • 纠偏：这种看法混淆了“成本优化”与“技术低端”。将 I/O 电路剥离到成熟制程，是基于深度的物理设计理解：成熟制程的晶体管在耐压、模拟电路性能（如 SerDes 信号完整性）和长期可靠性方面，对于 I/O 任务而言，往往比先进 FinFET 更具优势。这是一种系统级的先进设计理念，旨在让不同功能的电路“各得其所”，其设计充满高速数模混合领域的顶尖技术挑战。

3. 误读：所有 I/O Die 都长一个样，主要就是连内存和 PCIe。

   • 纠偏：I/O Die 的内涵正在不断扩展。根据不同应用，它的具体形态差异巨大。例如：
     • AI加速器的 I/O Die 可能被 HBM PHY 和超大带宽的 Die-to-Die 互连占满。
     • 客户端PC的 I/O Die 会集成显示输出、雷电（Thunderbolt）控制器等多媒体接口。
     • 网络交换机芯片的 I/O Die 则可能全是高密度、低功耗的 112G/224G SerDes 阵列。它已发展为一个高度可定制的功能集合体。

13 最新事件

跟踪近期事件是理解产业动态的关键窗口。

• UCIe 1.1 规范发布（2023年8月）：UCIe 联盟发布了 1.1 版规范，面向汽车、工业等更广泛的应用，增加了对更成熟的封装技术的支持，进一步扩大了 Chiplet 生态的潜在市场。
• AMD Instinct MI300 系列正式交付（2023年Q4）：这是将 I/O Die 架构推至 AI 算力巅峰的标志性产品。它将 CPU、GPU 核心 Die 与巨大的 I/O Die（集成 HBM 控制器、Infinity Fabric 等）通过 3D 混合键合和 2.5D CoWoS 封装组合在一起，代表了当前异构集成的最高复杂度。根据 AMD 官方新闻稿，多所国家实验室已宣布部署基于该加速器的超级计算机。
• 台积电先进封装产能持续扩张（2023-2024年连续事件）：由于 AI 芯片需求远超预期，台积电在 2023 年多次上调 CoWoS 产能扩增目标。根据其 2024 年 1 月法说会，预计 2024 年 CoWoS 产能将实现同比倍增。同时，台积电正在探索将先进封装的部分设备供应链向 OSAT 合作厂商释放，构建更广泛的“3D Fabric”生态系统。
• Intel 发布首个采用 UCIe 连接的 Chiplet 测试芯片（2024年1月）：在 IEEE ISSCC 2024 上，Intel 展示了代号为“Pike Creek”的测试芯片，首次在制造上实现了基于 UCIe 的第三方 IP 芯片与自家计算 Tile 的集成，标志着开放 Chiplet 生态从标准制定迈向制造落地。

14 跟踪指标

构建以下持续跟踪的指标体系，可动态评估 I/O Die 相关技术与产业的进展。

1. 先进封装产能及报价：定期跟踪台积电、日月光等厂商的 2.5D/3D 封装季度产能（片/月）、产能利用率和平均售价（ASP）变化。这是衡量下游需求最真实的先行指标。信源为公司财报法说会、Yole 等分析机构报告。
2. Chiplet 处理器渗透率：按季度统计 AMD、Intel 等厂商出货的服务器与客户端 CPU 中，采用 Chiplet/I/O Die 架构的产品数量及其占其总出货量的比重。同时关注 NVIDIA、AWS（Graviton）等新增玩家的采用情况。信源为富邦投顾、Mercury Research 等机构报告。
3. UCIe 联盟成员及产品认证进度：联盟董事会成员变化（新加入的系统/互联网公司更具意义）、工作组新白皮书发布、第三方 IP 和芯片的 UCIe 认证通过数量。这代表生态健康度。信源为 UCIe 联盟官网。
4. 接口 IP 收入与市占率：定期查看 IPnest 的年度报告，追踪 SerDes、HBM、UCIe 等关键 IP 的授权收入和主要设计 IP 供应商的市场份额变化。这反映了下游的设计活动热度。
5. 关键光刻/封装设备出货量：跟踪 ASML、应用材料等设备巨头的先进封装相关设备（如高精度贴片机、临时键合/解键合设备）的季度出货量和积压订单。这是产能扩张的先行指标。

15 信源

以下为本文核心信息与数据的主要来源，确保读者可追溯验证。

• 企业官方信息：
  • AMD 官方 EPYC 处理器产品页面和技术白皮书。
  • Intel 产品与性能文档，Intel Foundry 技术与新闻稿。
  • 台积电 季度法说会投资者资料，年度技术研讨会（Technology Symposium）公开演讲材料。
  • 日月光投控 年度报告及 VIPack 平台公开介绍。
• 行业规范与联盟：
  • UCIe（Universal Chiplet Interconnect Express）联盟 官方网站及发布的技术白皮书 v1.0 和 v1.1。
• 第三方研究与咨询机构：
  • Yole Intelligence (Part of Yole Group): 《先进封装产业现状》（Status of the Advanced Packaging）2023/2024年度报告。
  • Omdia (Informa Tech): 《Chiplet市场追踪》（Chiplet Market Tracker）2024年预测数据。
  • IPnest: 设计 IP 市场年度调查报告（Interface IP category）。
  • TechInsights: 产品的拆解与工艺分析报告。
• 专业半导体媒体：
  • AnandTech, WikiChip: 对具体芯片微架构的深度解析文章。