I/O Die
1 3秒看懂
I/O Die（輸入/輸出晶片）是在現代高效能晶片（如CPU、GPU、AI加速器）中，一個從核心計算單元中物理剝離出來的獨立矽片。它專門負責處理與外部世界（記憶體、儲存、網路、其他晶片）的所有通訊。這是 Chiplet（小晶片） 架構和先進封裝時代，為了實現成本、良率和靈活性最優解的核心設計範式。
2 3分鐘產業解釋
為何需要獨立的 I/O Die？ 在半導體制程工藝微縮至5nm、3nm及以下的過程中，單一矽片上整合所有功能的傳統單片式SoC（系統級晶片） 模式遭遇了嚴重的物理與經濟瓶頸。
- 成本與效能的解耦：最先進製程（如3nm）的每平方毫米晶圓成本是成熟製程（如6nm/7nm）的數倍。然而，並非所有電路都能從先進製程中獲利。
- 計算核心（CPU/GPU核心、AI張量核心）：對電晶體密度、開關速度（效能）和能效極度敏感，值得且必須採用最先進製程。
- I/O 電路（記憶體PHY、PCIe/CXL SerDes、USB控制器）：本質上是模擬或數模混合電路，其效能主要由物理設計和訊號完整性決定，遷往更先進的製程不僅成本激增，且效能提升甚微，甚至因電壓域、噪聲等問題增加設計風險，同時其長週期的驗證和標準相容要求使得移植成本極高。
- 架構的應對之道：產業因此轉向異構整合。核心思想是“適合的工藝做適合的電路”。將對製程敏感的計算單元與對製程不敏感的 I/O 單元在物理上分離，分別採用不同的製程節點製造，再通過高密度的先進封裝技術（如台積電的 CoWoS、Intel 的 EMIB）在封裝基板上“拼接”成一個完整的系統。這個負責通訊的獨立晶片，就是 I/O Die。它充當了計算核心與外界高速互連的樞紐，是 Chiplet 架構走向實用的關鍵使能器。
3 技術原理
I/O Die 並非一片簡單的連線板或傳統的“北橋”晶片，而是一個高度複雜的數模混合系統。它集成了大量高效能物理層（PHY）、控制器邏輯和內部互聯匯流排，其核心任務是橋接與匯聚。
+--------------------------------------------------------------------------+
| 完整處理器/加速器封裝（Package） |
| |
| +---------------+ +---------------+ +----------------------------+ |
| | 計算 Die 1 | | 計算 Die 0 | | I/O Die | |
| | (5nm/3nm) | | (5nm/3nm) | | (6nm/7nm 等) | |
| | [CPU/GPU/AI] | | [CPU/GPU/AI] | | | |
| | | | | | +-----------+ | |
| | | | | | | 記憶體 |---> DDR5 記憶體 |
| | | | | | | 控制器 +---> 通道 x N |
| +-------+-------+ +-------+-------+ | +-----------+ | |
| | | | | |
| | 超高頻寬並行 | | +-----------+ | |
| +-- 內部互聯匯流排 --+----------+->| 協 議 | | |
| | (UCIe/IFOP/AIB) | | | 集線器 | | |
| +------------------+ | +-----+-----+ | |
| | | | |
| | +-----+-----+-----------+ | |
| | | PCIe PHY | CXL PHY ...| | |
| | +-----+-----+-----------+ | |
| | | | |
+----------------------------------------+--------+--------------------+---+
先進封裝基板 (如 CoWoS-S 矽中介層)關鍵功能模組剖析（基於行業共識與典型設計，非特定產品）：
- 記憶體控制器與物理層：這是 I/O Die 最關鍵的功能模組，直接限制系統的記憶體頻寬。它決定了支援的記憶體型別（DDR4/DDR5/LPDDR5X/HBM）、通道數和最高速率。例如，一個面向資料中心的 I/O Die 可能整合 8 個或 12 個支援 5600MT/s 甚至更高速度的 DDR5 通道。對於 HBM，其控制器和 PHY 設計要求更高，通常緊鄰 HBM 堆疊放置。
- 高速序列收發器（SerDes）：這是 I/O Die 的“對外介面肌肉”。它們將晶片內部的並行資料流轉換為高速序列訊號進行遠距離傳輸。決定其能力的關鍵指標是單通道速率（如 PCIe 5.0 為 32GT/s，PCIe 6.0 為 64GT/s）、通道數（Lane數，如 x16、x32）和能效比（pJ/bit，即傳輸每位元資料消耗的能量）。
- 內部互聯匯流排與物理介面：這是連線計算 Die 和 I/O Die 的“內部高速公路”。其物理實現由先進封裝完成。為達到高頻寬、低延遲，通常採用極高密度的並行匯流排。業界正在推動 UCIe（通用小晶片互連） 標準，旨在定義一套開放的 Die-to-Die 互連規範，涵蓋物理層和協議層，以促進不同供應商 Chiplet 的混合整合。
- 輔助I/O與安全模組：可能整合 USB 控制器、SPI/I2C 等低速介面控制器、平台安全處理器（PSP）或管理引擎，進一步實現功能整合。
4 關鍵引數
評估一個 I/O Die 的效能和其在系統中的價值，以下引數至關重要：
| 引數類別 | 核心指標 | 說明與產業影響 |
|---|---|---|
| 記憶體能力 | 通道數、型別、速率 | 決定了整個系統的訪存頻寬這一核心效能瓶頸。如 8ch DDR5-5600 提供約 358.4 GB/s 的理論頻寬。 |
| I/O 擴充套件性 | SerDes 通道數、速率及支援的協議 | 可支援的總 PCIe/CXL 通道數。例如，提供 128 條 PCIe 5.0 通道，是建置高密度伺服器和 AI 叢集的基礎。 |
| Die間互連 | 頻寬、延遲、能效 | 連線計算 Die 的頻寬（如 1TB/s/mm 的線性頻寬）和納秒級延遲，決定了多 Die 協同計算的效率天花板。 |
| 工藝與能效 | 製程節點、pJ/bit | 根據 Yole 和台積電技術研討會資料，採用 6nm 製程的 SerDes 相比 16nm 在能效上可能有 50% 或以上的提升，實現 I/O 功能和系統級功耗的平衡。 |
| 封裝協同 | 物理面積、凸點間距 | I/O Die 的尺寸和微凸塊間距，直接規定了所需先進封裝基板的尺寸和佈線密度，是成本的重要構成部分。 |
5 技術路線
主流晶片廠商和學術界沿著功能解耦和異構整合的方向，形成了以下幾大技術路線：
| 技術路線/策略 | 核心描述 | 優勢 | 風險與挑戰 | 代表玩家/產品思路 |
|---|---|---|---|---|
| 中央整合式 I/O Die | 單一 Die 整合幾乎所有 I/O 功能，連線多個計算 Die。 | 設計清晰、IP 複用度最高、產品組合最靈活。計算 Die 可專注於效能最佳化。 | 作為通訊中心，易成為效能瓶頸（“瓶頸”效應）；需支撐巨大頻寬的先進封裝基板。 | AMD (EPYC, Ryzen), Intel (Meteor Lake的SoC Tile承擔部分功能) |
| 功能分割槽式 I/O Chiplet | 將 I/O 功能進一步拆分為多個專用 Chiplet（如獨立的記憶體中介層、單獨的 PCIe 集線器）。 | 實現極限的靈活性和可擴充套件性，可按需組合。 | 互連拓撲極為複雜；統一的協議和一致性管理挑戰大；封裝良率和成本面臨挑戰。 | Intel Ponte Vecchio (Xe GPU架構)，產業界 UCIe 標準化的遠期目標 |
| I/O 基礎 Die 堆疊 | I/O 功能位於底部 Die，計算核心直接 3D 堆疊其上。 | 理論上的最短延遲和超高頻寬；極度緊湊的封裝形態。 | 對 3D 混合鍵合等先進封裝要求極高；散熱是巨大挑戰；設計分工和測試流程重塑。 | 部分 AI 晶片公司的創新設計思路，記憶體上堆疊邏輯的 HBM 是此路徑的先導應用 |
6 上游
I/O Die 的產業鏈上游由設計工具與IP、晶圓製造、封裝與測試三大核心環節構成。
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設計工具與IP
- 介面IP：是 I/O Die 的“靈魂”。包括 DDR PHY、PCIe/CXL SerDes 等高價值 IP 核。主要供應商為 Synopsys、Cadence 和 Alphawave Semi。根據 IPnest 2023年報告，這三大廠商合計佔有全球高速介面 IP 市場超過 80% 的份額。
- EDA工具：Chiplet 異構整合帶來的跨製程、跨 Die 協同設計與模擬需求，要求 EDA 工具從單晶片向多晶片系統級擴充套件。Synopsys (3DIC Compiler)、Cadence (Integrity 3D-IC) 和 Siemens EDA 是主要解決方案提供商。
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晶圓代工
- I/O Die 通常成熟或次先進製程製造。
- 台積電（TSMC）：主導了 7nm/6nm 節點的 I/O Die 代工，具備從設計到製造到封裝的完整閉環，根據其 2023 年財報，HPC 平台是其最大營收來源，印證了此類代工需求的旺盛。
- 三星（Samsung）：同樣提供 7nm/5nm 等節點的 I/O Die 代工。
- 聯電（UMC）、格芯（GlobalFoundries）：在 12nm/14nm 及更成熟節點上提供高性價比、高可靠性的 I/O 晶片製造方案，廣泛用於汽車、工業等長期期應用。
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封裝與測試
- 這是 I/O Die 產業鏈的 價值高地和產能瓶頸。
- 先進封裝代工廠：台積電憑藉 CoWoS 和 InFO 系列技術成為絕對領軍者。根據其 2023 年 7 月法說會內容，CoWoS 產能緊張將持續至 2024 年，並正加速擴產。
- 傳統OSAT（封測代工）巨頭：日月光投控（ASEH）（通過 VIPack 平台）、安靠（Amkor） 深度版面配置 2.5D/3D 封裝，承接 IDM 和代工廠溢位訂單。
- 國內代表：長電科技、通富微電。通富微電是 AMD Chiplet 產品的主要封測供應商之一，據其年報，2022 年營收約 214 億元人民幣。
- 測試：因為需對多個獨立 Die 進行 KGD（已知合格晶片）測試，並在封裝後測試互連，ATE（自動測試裝置）龍頭 Advantest 和 Teradyne 的系統需求因此受益。
7 下游
任何對極致算力、高頻寬和功能靈活性存在訴求的領域，都是 I/O Die 架構的下游。
- 高效能運算（HPC）與人工智慧（AI）：這是最核心的驅動市場。AI 訓練和推論伺服器需要 CPU 和 GPU/AI 加速器具備海量的 HBM 記憶體頻寬和多卡互連能力。NVIDIA 的 GH200 Grace Hopper 超級晶片、AMD 的 Instinct MI300 系列 APU/AI 加速器均是典型代表。
- 雲端端資料中心與伺服器：雲端廠商的基礎設施資本支出直接拉動伺服器 CPU 需求。採用 Chiplet 架構的 AMD EPYC 和 Intel Xeon SP 系列處理器，使用 I/O Die 實現了更高的核心密度和更優的每瓦效能比，以滿足虛擬化、資料庫等負載。
- 個人計算裝置（PC）：從高效能桌面到輕薄筆記本，Chiplet 和 I/O Tile 開始滲透。Intel 的 Meteor Lake 架構將圖形、SoC 和 I/O 功能分別製作為不同 Tile，以平衡效能與功耗，根據估算可將平台待機功耗做到顯著最佳化。
- 網路與通訊基礎設施：下一代基站、資料交換晶片中，I/O Die 可用於快速整合支援不同速率和協議（如乙太網路 MAC）的 SerDes 模組，應對靈活組網需求。
8 受益公司
以下分析基於產業鏈地位和已揭露的戰略方向，不代表任何形式的投資建議。
| 公司名稱 | 股市程式碼 | 受益邏輯 | 關鍵觀察點 |
|---|---|---|---|
| 台積電 | 2330.TW / TSM | 行業技術平台“賣水人”。既是 I/O Die 的主要代工廠，更是先進封裝（CoWoS）的壟斷性供應商。 | CoWoS 產能擴張進度；先進封裝業務佔營收比的增速。 |
| AMD | AMD | I/O Die 架構的開創者和最大受益者之一，通過 Chiplet 策略在伺服器 CPU 市場成功實現技術反超和成本最佳化。 | EPYC 系列與 Instinct AI 加速器的市場滲透率和平均售價（ASP）走勢。 |
| Intel | INTC | 正在全面轉向 Chiplet/Tile 架構，IDM 2.0 戰略中，其代工服務（IFS）也將先進封裝作為核心賣點。 | 先進封裝技術（EMIB/Foveros）的良率及其在自家和外部客戶中的匯入情況。 |
| 日月光投控 | 3711.TW / ASX | 全球封測龍頭，深度受益於 Chiplet 帶來的測試複雜度和封裝價值量提升。 | VIPack 等先進封裝平台的客戶專案匯入數量和營收貢獻。 |
| Synopsys | SNPS | 提供關鍵的高速 SerDes IP、HBM PHY IP 和多晶片協同設計 EDA 工具，是 I/O Die 設計和實現不可或缺的環節。 | 介面 IP 和 3DIC 設計工具授權營收的增長。 |
| 通富微電 | 002156.SZ | 國內深度繫結 AMD，承接其大部分 Chiplet 產品封測，是國內先進封裝產業化的直接代表。 | 與國家積體電路產業大基金的合作及技術節點（如 5nm Chiplet 封裝）的突破。 |
9 市場規模
I/O Die 作為功能部件，其自身無獨立的市場規模統計。其市場價值完全內化於 “Chiplet 處理器” 和 “先進封裝” 這兩個更大範疇的市場中。
- Chiplet 處理器市場：根據研究機構 Omdia 在 2024 年釋出的資料預測，全球採用 Chiplet 設計的處理器市場規模將在 2024 年達到約 58億美元，並預計在 2030 年增長至超過 570億美元，年複合增長率顯著高於半導體行業平均。I/O Die 是該類處理器的核心構成元件之一。
- 先進封裝市場：I/O Die 的物理互聯依賴於先進封裝。據 Yole Intelligence 的《先進封裝產業現狀》（Status of the Advanced Packaging）2023 年度報告測算，整個先進封裝市場 2022 年產值約為 443億美元，並將於 2028 年達到約 786億美元，複合年增長率（CAGR）約 10%。其中，2.5D/3D 堆疊、FCBGA（倒裝晶片球柵陣列）等與 I/O Die 直接相關的平台是增速最高的細分領域。
- 產能驅動：台積電董事長劉德音在 2023 年第二季度法說會上表示，CoWoS 先進封裝產能緊張問題預計到 2024 年底才可緩解。這從側面強力印證了由 AI/HPC 晶片拉動的、對包含 I/O Die 在內的 Chiplet 設計的需求呈井噴式增長。相關產能擴張計劃的資本支出高達數十億美元級別。
10 玩家對比
當前市場主要玩家採用 I/O Die 的策略存在顯著差異。
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AMD vs. Intel
- AMD：是中央 I/O Die 路線最堅定的執行者。從 2019 年的 EPYC Rome 開始，至今已迭代數代。其策略是標準化：用一個成熟的 I/O Die 適配不同數量、不同代際的計算 Die，以極低的成本和極快的速度衍生出完整產品家族。
- Intel：向 Chiplet 演進的路經更為激進和分化。在伺服器領域（Sapphire Rapids），採用了 4 個等同的 Die 通過 EMIB 連線，每個 Die 內整合計算與 I/O 功能，這是一種“去中心化”的 I/O 思路。而在客戶端（Meteor Lake），則採用了明顯的功能分割槽，將計算、SoC（含部分記憶體控制器/低功耗計算島）、GPU、I/O 分離為不同的 Tile。兩家技術路徑的對比，反映了架構效率與靈活性的不同權衡。
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NVIDIA vs. 博通（Broadcom）
- NVIDIA：其資料中心 GPU 目前仍以超大單晶片為核心，對 I/O Die 的擁抱體現在互連繫統層面。其 NVSwitch 晶片和 NVLink C2C 互連技術，本質上是將 I/O 功能分立為專用互連晶片，實現超級規模的 GPU 叢集。
- 博通：其商業模式不是賣晶片，而是提供定製化 ASIC 設計服務。其 I/O Chiplet 策略體現在其 3.5D XDSiP 平台上，允許客戶將自家的 AI 計算 Die 與博通 提供的業內頂尖 SerDes、HBM 控制器 IP 通過先進封裝整合。這是一種將 I/O Die 能力 IP 化和服務化的模式。
11 風險
I/O Die 路線並非沒有挑戰和內在的系統性風險。
- 互連瓶頸風險：如果內部 Die-to-Die 互聯匯流排的頻寬/延遲設計不足，I/O Die 會成為整個計算系統的“美樂時瓶頸”（Von Neumann Bottleneck），導致算力核心空轉，無法高效訪問外部儲存。這種架構缺陷在產品上市後修復成本極高。
- 先進封裝良率與產能風險：I/O Die 架構的成功極度依賴先進封裝。台積電 CoWoS 等關鍵產能的持續緊缺，使得依賴該架構的晶片產品出貨量受限，形成單一供應商依賴。同時，多晶片封裝的最終良率是各 Die 良率和互連良率的乘積，任何環節的良率較低都會導致總成本失去優勢。
- 設計與驗證複雜度激增：跨製程、跨工廠、跨 Die 的協同設計、模擬、熱分析和測試遠比單片 SoC 複雜。系統級訊號完整性、電源完整性、散熱等問題交織在一起，對 EDA 工具和設計團隊的能力要求提升了一個臺階。
- 標準化與生態碎片化風險：雖然 UCIe 聯盟正在推動 Die-to-Die 互連標準化，但在其成為事實標準前，不同廠商的私有介面（如 AMD 的 IFOP、Intel 的 AIB）可能導致生態碎片化，限制了 Chiplet 來源的多樣性，偏離理想的開放生態。
- 長期成本優勢的不確定性：如果成熟製程的晶圓成本和先進封裝費用的價格上漲快於預期，或者先進製程的成本下降速度快於預期，分離 I/O Die 所獲得的成本套利空間可能被壓縮。
12 誤讀糾偏
針對行業內外對 I/O Die 的幾種普遍誤解進行澄清。
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誤讀：I/O Die 只是把以前主機板上“北橋”的功能搬進了 CPU 封裝裡。
- 糾偏：功能上雖有淵源，但本質已全然不同。傳統的“北橋”是通過較慢的前端匯流排（FSB）連線 CPU，並通過 AGP/PCIe 連線顯示卡，是主機板級的互連。現代的 I/O Die 位於封裝內部，通過極寬的並行匯流排（如 1024-bit 或更高）與計算 Die 直連，頻寬高達 TB/s 級別，延遲為亞微秒級，遠超任何板級互連。它是實現多顆計算芯協同的關鍵系統元件。
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誤讀：I/O 部分使用成熟製程是為了省錢，所以整體技術水平不高。
- 糾偏：這種看法混淆了“成本最佳化”與“技術低端”。將 I/O 電路剝離到成熟製程，是基於深度的物理設計理解：成熟製程的電晶體在耐壓、類比電路效能（如 SerDes 訊號完整性）和長期可靠性方面，對於 I/O 任務而言，往往比先進 FinFET 更具優勢。這是一種系統級的先進設計理念，旨在讓不同功能的電路“各得其所”，其設計充滿高速數模混合領域的頂尖技術挑戰。
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誤讀：所有 I/O Die 都長一個樣，主要就是連記憶體和 PCIe。
- 糾偏：I/O Die 的內涵正在不斷擴充套件。根據不同應用，它的具體形態差異巨大。例如：
- AI加速器的 I/O Die 可能被 HBM PHY 和超大頻寬的 Die-to-Die 互連佔滿。
- 客戶端PC的 I/O Die 會整合顯示輸出、雷電（Thunderbolt）控制器等多媒體介面。
- 網路交換器晶片的 I/O Die 則可能全是高密度、低功耗的 112G/224G SerDes 陣列。它已發展為一個高度可定製的功能集合體。
- 糾偏：I/O Die 的內涵正在不斷擴充套件。根據不同應用，它的具體形態差異巨大。例如：
13 最新事件
追蹤近期事件是理解產業動態的關鍵視窗。
- UCIe 1.1 規範釋出（2023年8月）：UCIe 聯盟釋出了 1.1 版規範，面向汽車、工業等更廣泛的應用，增加了對更成熟的封裝技術的支援，進一步擴大了 Chiplet 生態的潛在市場。
- AMD Instinct MI300 系列正式交付（2023年Q4）：這是將 I/O Die 架構推至 AI 算力巔峰的標誌性產品。它將 CPU、GPU 核心 Die 與巨大的 I/O Die（整合 HBM 控制器、Infinity Fabric 等）通過 3D 混合鍵合和 2.5D CoWoS 封裝組合在一起，代表了當前異構整合的最高複雜度。根據 AMD 官方新聞稿，多所國家實驗室已宣佈部署基於該加速器的超級計算機。
- 台積電先進封裝產能持續擴張（2023-2024年連續事件）：由於 AI 晶片需求遠超預期，台積電在 2023 年多次上調 CoWoS 產能擴增目標。根據其 2024 年 1 月法說會，預計 2024 年 CoWoS 產能將實現年增率倍增。同時，台積電正在探索將先進封裝的部分裝置供應鏈向 OSAT 合作廠商釋放，建置更廣泛的“3D Fabric”生態系統。
- Intel 釋出首個採用 UCIe 連線的 Chiplet 測試晶片（2024年1月）：在 IEEE ISSCC 2024 上，Intel 展示了代號為“Pike Creek”的測試晶片，首次在製造上實現了基於 UCIe 的第三方 IP 晶片與自家計算 Tile 的整合，標誌著開放 Chiplet 生態從標準制定邁向製造落地。
14 追蹤指標
建置以下持續追蹤的指標體系，可動態評估 I/O Die 相關技術與產業的進展。
- 先進封裝產能及報價：定期追蹤台積電、日月光等廠商的 2.5D/3D 封裝季度產能（片/月）、產能利用率和平均售價（ASP）變化。這是衡量下游需求最真實的先行指標。信源為公司財報法說會、Yole 等分析機構報告。
- Chiplet 處理器滲透率：按季度統計 AMD、Intel 等廠商出貨的伺服器與客戶端 CPU 中，採用 Chiplet/I/O Die 架構的產品數量及其佔其總出貨量的比重。同時關注 NVIDIA、AWS（Graviton）等新增玩家的採用情況。信源為富邦投顧、Mercury Research 等機構報告。
- UCIe 聯盟成員及產品認證進度：聯盟董事會成員變化（新加入的系統/網際網路公司更具意義）、工作組新白皮書釋出、第三方 IP 和晶片的 UCIe 認證通過數量。這代表生態健康度。信源為 UCIe 聯盟官網。
- 介面 IP 營收與市佔率：定期檢視 IPnest 的年度報告，追蹤 SerDes、HBM、UCIe 等關鍵 IP 的授權營收和主要設計 IP 供應商的市場份額變化。這反映了下游的設計活動熱度。
- 關鍵光刻/封裝裝置出貨量：追蹤 ASML、應用材料等裝置巨頭的先進封裝相關裝置（如高精度貼片機、臨時鍵合/解鍵合裝置）的季度出貨量和積壓訂單。這是產能擴張的先行指標。
15 信源
以下為本文核心資訊與資料的主要來源，確保讀者可追溯驗證。
- 企業官方資訊：
- AMD 官方 EPYC 處理器產品頁面和技術白皮書。
- Intel 產品與效能文件，Intel Foundry 技術與新聞稿。
- 台積電 季度法說會投資者資料，年度技術研討會（Technology Symposium）公開演講材料。
- 日月光投控 年度報告及 VIPack 平台公開介紹。
- 行業規範與聯盟：
- UCIe（Universal Chiplet Interconnect Express）聯盟 官方網站及釋出的技術白皮書 v1.0 和 v1.1。
- 第三方研究與諮詢機構：
- Yole Intelligence (Part of Yole Group): 《先進封裝產業現狀》（Status of the Advanced Packaging）2023/2024年度報告。
- Omdia (Informa Tech): 《Chiplet市場追蹤》（Chiplet Market Tracker）2024年預測資料。
- IPnest: 設計 IP 市場年度調查報告（Interface IP category）。
- TechInsights: 產品的拆解與工藝分析報告。
- 專業半導體媒體：
- AnandTech, WikiChip: 對具體晶片微架構的深度解析文章。