插入损耗预算

1. 摘要：从经验直觉到可量化工程语言

插入损耗预算（Insertion Loss Budget，简称 IL Budget）是高速数字系统设计中最核心的系统工程方法之一。在单通道信号速率突破 100 GT/s 的今天，传统依靠“尽量做短、尽量用好的材料”的经验法则已完全失效。一条看似完好的无源通道，可能仅因几毫米的不当过孔设计或一次微量阻抗突变，就在奈奎斯特频率处引入超过均衡器补偿极限的衰减，导致信号眼图完全闭合，整板无法工作。

IL Budget 的本质是将接收器可容忍的最大通道衰减视为一种稀缺的系统资源，并将该“损耗额度”按照各物理区段对信号质量影响的权重进行精细分解，最终转化为对每一段走线、每一个过孔、每一个连接器和每一块基板的可测量、可验证的最大插入损耗约束。它不是简单地将各段损耗进行 dB 代数相加，而是在理解趋肤效应、介质极化、反射叠加和串扰劣化等物理机制的基础上，建立一套从频域 S 参数到时域眼图、从设计前端到量产测试的闭环控制流程。当前业界已经将这一方法从单一频点的幅度预算，演进到基于信道工作余量（COM）的统计链路评估体系，从而能够将随机抖动、串扰、电源噪声与均衡器动态行为统一纳入一个无量纲品质因数之中。

本文面向信号完整性工程师、系统架构师和高速硬件设计管理者，全面阐述插入损耗预算的物理基础、数学框架、分配策略、均衡边界、仿真与测试闭环以及面向 224 Gbps PAM4 和 AI 算力集群的先进实践，旨在为面对严苛损耗约束的高速互连设计提供一套可落地的系统性思维模型。

2. 产业背景：速率竞赛下的物理极限与成本悬崖

过去十年，数据中心内部互连速率从 25 Gbps NRZ 一路攀升至 112 Gbps PAM4，而 PCIe 6.0/7.0、CXL、NVLink 域和盒内铜背板则将通用计算与加速计算互连的每通道带宽推向 128 GT/s 乃至更高。与此同时，芯片工艺节点不断微缩，I/O 密度增加，但芯片焊盘尺寸和封装基板尺寸的变化远跟不上带宽增长，导致单位面积内需要传输的数据量激增，进而迫使信号工作在更高的奈奎斯特频率上。

在 112 Gbps PAM4 这一代，奈奎斯特频率为 28 GHz，此时典型的 FR-4 覆铜板走线每英寸损耗可达 2.53.5 dB，低损材料如 Megtron 6 或 Tachyon 100G 也仅能将每英寸损耗控制在 1.01.5 dB 左右。而长距离背板总走线长度往往在 20~30 英寸量级，单纯依靠提升板材等级不仅会使单板成本急剧上升，还可能面临供应风险与加工稳定性问题。更严峻的是，过孔 stub、连接器界面和封装基板中的高密度互连结构在高频下会产生额外的谐振零点与模式转换，这些非理想效应无法通过简单的板材升级来消除。

因此，插入损耗预算成为应对这场速率竞赛的核心管理工具。它允许系统集成板厂、连接器供应商与芯片设计团队在统一的数值界面下协同工作：芯片端明确给出均衡能力所对应的极限插入损耗（例如，在 BER≤1E-15 时，接收器能容忍的最大通道损耗为 35 dB）；系统工程师则在扣除设计余量（通常 35 dB）后，将剩余的 3032 dB 分配给背板、子卡、连接器和封装。任何一处超标，就意味着要么降低目标速率，要么接受更高的误码率，而后者在 AI 训练集群中会直接导致有效的 all-reduce 带宽下降，影响训练效率。

在 AI 服务器的扩展域设计中，数百甚至上千条高速 SerDes 链路并行工作，IL Budget 的精细化执行直接决定了整个系统的误码率分布和装配良率。它使得在中等成本板材上跑出更高速率成为可能，或者在同等材料等级下争得更大的设计余量，从而在硬件总拥有成本（TCO）竞争中构筑一道隐性的技术护城河。

3. 插入损耗的物理根源与频率依赖性

要精确制定损耗预算，必须深入理解插入损耗的物理来源。插入损耗 IL 定义为在端口阻抗匹配条件下，信号路径中有源网络以外的所有功率衰减，通常用 S21 的幅度的分贝值表示。在高速 PCB 和封装互连中，其物理机制主要由四部分构成。

介质损耗源于交变电场中基板介质的偶极子极化弛豫。当频率升高时，偶极子无法完全跟随电场变化，导致能量以热的形式耗散。这种损耗与频率近似成正比，损耗角正切 \tan \delta（或耗散因子 Df）是衡量其大小的关键材料参数。对于典型 FR‑4（Df≈0.02）到高级的 Megtron 7（Df≈0.001~0.002），介质损耗在 28 GHz 时可相差一个数量级。介质损耗决定了长距离走线损耗曲线的基本斜率。

趋肤效应损耗描述高频电流向导体表面集中的现象。随着频率升高，有效导电截面积减小，交流电阻与频率的平方根成正比增长。实际 PCB 铜箔表面并非理想光滑，具有一定的粗糙度，粗糙度会使电流路径进一步拉长，产生额外的损耗增量。常采用 Hammerstad 模型或 Huray 雪花模型来定量修正粗糙度对衰减的贡献。在 28 GHz 以上，趋肤深度已小于 0.4 μm，即便是低轮廓铜箔的粗糙度也不可忽略。

辐射损耗与模式转换：当信号路径存在阻抗不连续、差模到共模转换或参考平面不完整时，部分差模能量会以电磁波形式辐射出去，或转化为共模能量在系统中消耗。这种损耗在高频段尤为突出，且与通道结构强相关，无法通过简单的单位长度损耗模型准确描述，必须通过全波三维电磁仿真进行提取。

反射损耗与码间干扰（ISI）：凡存在的阻抗失配，都会使一部分信号能量在此处反射，既降低了抵达接收器的能量，又形成多次反射的拖尾，与前后的符号产生重叠，即码间干扰。反射损耗对眼图闭合的恶化往往比单纯的幅度衰减更具破坏性，因为它直接破坏了信号的时序完整性。因此，插入损耗预算不仅要限制 S21 幅度，还须通过回波损耗（S11/S22）和 TDR 阻抗规范间接控制反射。

综上，通道总插入损耗表现为随频率单调上升的曲线，但实际物理机制中包含多个非理想因素，单纯以单点频率（如奈奎斯特）进行 dB 相加只是一个工程近似，精确预算必须结合宽带 S 参数和因果性约束，才能避免设计中的意外陷阱。

4. 频域表征与 S 参数框架

现代高速链路的插入损耗预算整个流程都建立在散射参数（S 参数）的频域表征之上。无源通道被视作一个二端口网络（或对于差分对而言，差模二端口网络），其传输特性由 S21（插入损耗）和 S11/S22（回波损耗）完整描述。在目前的工业标准中，典型要求提供从直流或 10 MHz 一直到 40~50 GHz 的 S 参数模型，以保证时域仿真（如 IBIS-AMI）具备足够的因果性和带宽。

频域预算的核心约束是在奈奎斯特频率 f_N 处，通道的总插入损耗必须小于收发器均衡能够补偿的极限值。例如，IEEE 802.3ck 对 112 Gbps PAM4 芯片到芯片互连要求插入损耗在 26.5625 GHz 处不超过约 -28 dB（短距背板），而更长距离的背板规范则在 -35 dB 附近，同时留有一定的余量。工业界在内部实施时，通常会将此数值进一步收紧，比如自定约束为 -30 dB，以留出 5 dB 以上的设计余量应对制造偏差、温度变化及多板装配一致性等问题。

S 参数不仅给出幅度信息，还携带相位响应。相位响应与插入损耗之间的因果性关系由 Kramers‑Kronig 关系约束，因此任何改变幅度特性的设计修改，势必影响相位线性度。如果相位非线性（即群延迟波动）过大，即便幅度预算满足要求，各频率分量到达接收端的时间差仍会将能量抖出采样窗口，导致眼图水平闭合。因此，在审阅仿真或测量得到的 S 参数时，必须同时检查群延迟曲线以及 TDR 阻抗曲线，确保没有隐蔽的谐振点或陡峭的阻抗跳变。

在工程预算分配阶段，为简化协同，系统架构师常会假定各分段阻抗控制优良，反射影响较小，从而将总损耗近似为各分段 S21 分贝值的代数和。但这仅仅是初始分配的手段。最终的验证必须通过全链路 T 矩阵级联或电磁仿真得到的整体 S 参数，再嵌入到 AMI 模型中进行统计或比特级仿真，才可确认预算真的被精确执行而没有因反射叠加而被侵蚀。

5. 系统级插入损耗预算的制定与极限约束

制定一个严谨的插入损耗预算表，需要从源头——接收器的最小可辨信号能力开始。接收器前端通常由连续时间线性均衡器（CTLE）、可变增益放大器（VGA）、模数转换器（ADC，若为 DSP 型）和判决反馈均衡器（DFE）组成。对于 PAM4 信号，由于存在三个眼图、电平间隔更密，对噪声和残余 ISI 的容忍度比 NRZ 严格约 9.5 dB。

均衡器的补偿能力并非一个固定常数，它依赖于实际通道的损耗形状、反射特性以及串扰环境。不过，在设计初期，芯片厂商会提供一个称为“通道损耗能力”的参数，指明在 BER 优于 1E-15（或 1E-12）的前提下，接收机可处理的在 f_N 处最大插入损耗，同时给出在低频段（如 1 GHz 附近）的损耗斜率约束。例如，某 112 Gbps SerDes 可能要求：

• IL(f_N) \ge -35 \, text(dB)
• IL(50\,text(MHz)) \ge -2 \, text(dB)
• IL(1\,text(GHz)) - IL(50\,text(MHz)) 的差值小于某个值，以保证 CTLE 的增益凸起能够补偿。

系统架构师需要将这一总限额视为“损耗池”，并从中扣除一定的系统余量（Margin），然后将剩余的“可分配净额”划分到各个物理区段。典型的扣除项包括：

• 制造偏差余量：板材 Dk/Df 批间波动、蚀刻线宽变化等造成 IL 变化约 ±1~3 dB。
• 温度与湿度余量：高温下 Df 增大，插入损耗上升，长期工作环境余量通常预留 1~2 dB。
• 老化余量：材料在寿命周期内性能劣化留 0.5~1 dB。
• 串扰等效损耗：近端/远端串扰会闭合眼图，等效降低有效信噪比，串扰预算可通过 COM 转化为等效损耗惩罚，但也可预留约 2~3 dB 作为保守估计。

扣除上述余量后，得到约为 2832 dB 的可分配净额。此时开始对链路分段：发送芯片焊球 → 发送端封装 → 子卡 PCB 走线（近端） → 连接器 → 背板或线缆 → 连接器 → 接收端子卡走线 → 接收端封装 → 接收芯片焊球。每一段被赋予一个最大允许 IL(f_N) 值。设定分配值的原则是：越靠近芯片的区段，单位损耗对整体眼图劣化的灵敏度越高，因为其直接影响了发送端预加重和接收端均衡的参考平面，因此封装段通常仅分得 1.52.5 dB，连接器每个 0.51.5 dB，长距离背板则可分配到 1018 dB。

最终形成的预算表成为一个设计团队必达的 KPI，任何走线、过孔或板材的选择变更，都需要重新核算该区段是否仍在自己的额度之内。

6. 通道级联与反射叠加：T 矩阵的真实世界

在实际无源链路中，多个阻抗受控良好的分段相互连接时，传输矩阵（T 矩阵）表现出比简单的 dB 加法远为复杂的物理行为。一段具有优良回波损耗（如 < -20 dB）的传输线，其输入输出端面仍然存在轻微的不连续性。当它级联到另一个同样具有轻微不连续的元件时，即使单个元件反射很小，多个小反射可能在特定频率上同相叠加，形成较大的回波损耗凹点，同时导致插入损耗在该频率出现一个凹陷（谐振）——这便是过孔 stub 谐振和连接器界面反射的共同原理。

因此，严格的工程预算必须分两种粒度执行：在可行性分析或方案定义阶段，可使用近似加法模型，但前提是要求每一段单独的回波损耗优于 -15 dB 甚至 -20 dB，这样反射乘积项远小于主传输项。此时总 IL 约等于各段 IL 之和，误差在 0.5 dB 以内。在详细设计阶段，工程师则必须使用三维电磁仿真软件提取各分段的 S 参数，再通过 T 矩阵级联获得整体的 S 参数模型。在这个过程中，过孔、连接器和封装基板中存在的 3D 效应（如 stub 谐振、反焊盘耦合）会自动体现在总模型中，反射叠加造成的损耗尖峰或凹陷也能被准确捕获。

高级的预算方法还会将差分对中的模式转换纳入考量。差模到共模的转换会导致差模能量减少，如同额外损耗。而共模信号在参考平面或屏蔽层上传播时可能再次转换回差模，形成难以预测的尖锐谐振。因此，在设定连接器与过孔区域的插入损耗额度时，需要联合规范差模到共模的转换限值。例如，某些 112 Gbps 标准要求 SCD21 在 28 GHz 内低于 -25 dB。

简言之，从 dB 加法到 S 参数级联的演进，使得插入损耗预算从一个静态的表格，变成了一套动态的、可仿真的约束体系，能够真实反映多个“低反射”元件组合时仍可能出现的恶性反射谐振，从而使预算和实际硬件之间不再脱节。

7. 链路分区与损耗分配的系统化方法

如何将总额度科学地切割为各区段的独立约束，是 IL Budget 中最具工程权衡艺术性的环节。通常可以采用以下分层递进的方法：

自底向上测量与建库：首先针对所有可采购的标准元件（连接器、线缆组件、标准过孔结构）建立频率相关的插入损耗模型或最大包络线。例如，一个高密度背板连接器在 28 GHz 的典型损耗可能是 1.2~2.0 dB（含两端界面），而其过孔过渡损耗单独计算。将这些固有损耗汇总后从总额度中扣除，剩余额度才是留给 PCB 走线和封装走线的份额。

灵敏度加权分配：由于发送端预加重只能在发射器前端作用，而接收端均衡器对通道远端的高频衰减进行补偿时，其信噪比增益受限于噪底。因此，靠近发送端和接收端的区段损耗对 BER 的影响权重略有不同。一种更精细的做法是使用统计链路仿真，改变各区段损耗值，观测眼高眼宽的退化敏感度，然后依据敏感度反比例分配余量：对眼图影响越大的区域，分得的损耗额度应越小，迫使其使用更优材料或更短路径。

拓扑对称与双向约束：双向链路的预算设计还必须考虑对称性。如果链路在前向通道上达到了损耗极限，反向通道（用于自适应均衡训练或边带通信）同样不能忽略。对于需要支持 auto-negotiation 的协议（如 PCIe），其训练序列要求低速模式下也能正确握手，而低速时某些均衡器处于旁路状态，因此预算还要覆盖低频条件下的最大衰减。这可能导致需要在走线中插入交流耦合电容并计入其低频损耗。

边际处理与设计留白：在正式预算分配完成后，每个区段的设计者通常会收到一个“目标值”和一个“绝对最大值”。目标值比绝对最大值低 10~20%，用作正常设计目标。这样的阶梯式约束能够在发生不可避免的局部恶化（如增加一个额外过孔以修正布线瓶颈）时，仍然有缓冲空间而不至于突破全链路的极限。这种预留也便于量产中的批次波动管理。

整体上，链路分区的最终产出是一张全通道损耗分配图，每一个可测试的边界都标注了 IL 限值，所有后续的布局布线规则、板材选择和层叠设计都据此展开。

8. 关键组件损耗模型与典型数值

在预算中，每个组件都不是一个抽象的 dB 数，而是一个随频率变化的损耗特征。下面对几个关键部件进行模型化描述，以支撑精确分配。

PCB 走线：走线损耗常表示为 IL_{text(trace)} = K \cdot l \cdot ( \alpha_d f + \alpha_c sqrt(f) )，其中 l 为长度，f 为频率，系数由 Df、介电常数、铜箔粗糙度决定。对于 112 Gbps 应用，Megtron 6 等级材料的走线在 28 GHz 时单位损耗约 1.1~1.3 dB/inch；低粗糙度铜箔可有效降低趋肤效应损耗。预算时必须使用板厂的具体材料数据，并考虑玻璃纤维效应引起的周期性阻抗波动。

过孔：过孔损耗是预算中变数最大的部分。一个通孔如果存在较长的 stub（未使用的孔段），会在某频率形成四分之一波长谐振，产生极深的损耗零点。因此背钻工艺（Backdrill）不可或缺，stub 长度通常要求小于 10 mil。即使经过背钻，过孔桶本身的容性负载和焊盘/反焊盘结构仍会引入一定的衰减，典型设计优良的差分过孔在 28 GHz 的附加损耗可控制在 0.5~1.0 dB/对。预算时对每个连接器或器件下方的过孔组，必须合计其损耗和模式转换。

连接器：高速背板连接器（如 Samtec NovaRay、Amphenol ExaMAX 等）在设计上已经对差分阻抗和串扰进行了优化，但其过渡区域仍然会引入接触电阻和不连续的电磁场变化。连接器供应商通常会提供 S 参数模型，其在 28 GHz 典型端口到端口的插入损耗约 1.02.5 dB，同时提供回波损耗和串扰数据。预算中，每个连接器占据一个不易压缩的额度，一般在 1.52.5 dB。

封装基板：芯片封装中的核心损耗来自精细的走线、bond finger、过孔和层间过渡。有机基板（如 ABF）在高频下的 Df 相对较高，且线条极细导致导体损耗显著。芯片至封装输出端的全频段损耗在 28 GHz 可能达到 2~4 dB，因此大型交换芯片的 SerDes 设计中，封装损耗预算往往是瓶颈之一。

理解每个组件的物理损耗机制，才能在进行成本-性能权衡时做出理性决策，而非简单粗暴地对某一区段进行材料升级或缩短长度。

9. 收发器均衡与补偿极限的量化判定

插入损耗预算的“天花板”是由接收侧均衡器的补偿能力决定的，因此透彻理解均衡器架构及其局限是预算工作的核心。

目前主流高速 SerDes 接收器通常采用 CTLE + DFE 的混合架构，或全 DSP 架构（ADC + 数字均衡）。CTLE 提供连续时间的高通增益，补偿通道的低通衰减特性，但其增益凸起有限且会放大高频噪声。DFE 通过判决反馈消除前后码元的 ISI，其抽头数量决定了能消除的后标尾长。在 PAM4 模式下，由于判决电平更多，DFE 需要处理更复杂的眼图余量，同等抽头数下补偿效果弱于 NRZ。

芯片厂商提供的极限损耗曲线通常是在特定通道模型下仿真得到的，例如使用 IEEE 802.3ck 的参考通道假设。实际通道的损耗斜率如果偏离这个假设，即使 f_N 点损耗满足要求，较低频部分的衰减不足可能导致 CTLE 过均衡或 DFE 抽头饱和。因此，插入损耗预算必须同时约束低频与高频损耗的比例，或者说要求通道在 1 GHz 到 f_N 之间的损耗增量（即斜率）必须落在一个窗口内。例如，一个典型的束范：IL(f_N) - IL(1 GHz) 不超过 -20 dB，且不低于 -28 dB。超出此窗口，均衡算法可能无法收敛或误码率陡增。

此外，串扰和电源噪声会侵蚀均衡器的有效信噪比。集成串扰噪声（ICN）和 COM 分析将这一效应等价为额外的插入损耗惩罚。在预算过程中，若串扰较大，就需要在总额度中预扣更多余量，或者对串扰本身实施严格的独立预算。

因此，正确的做法不是简单查阅极限值，而是要求芯片供应商给出 IL Budget 兼容性曲线模板，设计团队再根据此模板推导分区极限。只有当通道的特性完全落在这个模板内部时，接收器均衡方可正常工作。

10. 信道工作余量（COM）：从单频点预算到统计品质因数

传统插入损耗预算聚焦于单一奈奎斯特频率的幅度约束，但真实误码率取决于全频率范围的信道响应、串扰、均衡器动态行为和终端阻抗等因素。为此，IEEE 802.3 与光互连论坛引入了信道工作余量（Channel Operating Margin, COM）作为统一的衡量体系。

COM 的计算流程是：将整个通道的差模 S 参数、共模 S 参数、串扰 S 参数、封装模型以及均衡器的数学抽象参数输入到一个标准化的统计引擎中。该引擎生成包含信道衰减、反射、串扰和均衡后的统计眼图，并计算在指定 BER（如 1E-15）下的信号与噪声的累计分布分位数，得到一个以 dB 表示的无量纲品质因数。COM ≥ 3 dB 通常意味着通道在考虑所有损伤后仍有足够余量。

在插入损耗预算中，COM 不再独立看待各区段的损耗值，而是将损耗分配、回波损耗分布和串扰打包成一个整体结果，更加科学。当某一个区域加大了损耗但改善了回波损耗（如使用渐变线宽过渡），尽管 IL 变差，但反射降低，最终 COM 可能反而提升。这种权衡在单频点预算中无法体现，而 COM 使得工程师能够进行更高维度的优化。

因此，当代的插入损耗预算流程通常以 COM 达标为最终验收条件。这并不意味着抛弃分段的损耗额度表，而是用 COM 反馈来微调各段 IL 的目标值：如果某段因设计限制必须略微超标，可以通过在其他段获得更好的回波损耗和更低串扰来补偿，只要总 COM 满足规范即可。这种灵活性正是 COM 作为研报级指标的价值所在。

11. 设计仿真流程与最佳实践

将插入损耗预算落地为实际硬件，需要一套从封装到连接器再到 PCB 的全链路协同仿真流程。其标准步骤可归纳如下：

步骤一：明确边界条件。获取芯片引脚位置的 IBIS-AMI 模型，确认其内嵌的发送端预加重设置、接收端均衡参数，并导出从芯片 pad 到封装 ball 的 S 参数封装模型。获取所有连接器的三维电磁模型或 S 参数文件。

步骤二：初始预算分配。根据材料等级和预估走线长度，利用经验公式或供应商提供的单位损耗数据，将总额度分配给各 PCB 走线段、过孔和连接器。此阶段可用简单的链路预算表格工具完成。

步骤三：版图前仿真迭代。在布线之前，使用二维场求解器或快速三维求解器对关键不连续点（如过孔过渡、连接器 escape 区域）进行参数扫描优化，例如反焊盘尺寸、stub 长度、走线到参考平面的过渡等，目标是保证每个分段在目标 IL 之内，同时回波损耗与模式转换达标。

步骤四：版图后提取与级联。布板完成后，将实际 layout 导入三维全波求解器（如 Ansys HFSS、Keysight EMPro 或 Cadence Clarity），提取各分段或整板的 S 参数。利用 T 矩阵将各分段级联为全链路模型。

步骤五：AMI 统计仿真。将完整通道 S 参数与 TX/RX AMI 模型在仿真器（如 Keysight ADS、Siemens HyperLynx）中结合，运行大量比特级仿真或统计眼图分析，得出眼高、眼宽和 BER 浴盆曲线。同时计算 COM。如果发现指标不满足，需回溯至步骤二或三调整分配。

最佳实践包括：在所有频段中保持因果性检查，强制 S 参数 passivity 修正；对重要部件要求多批次测量建模以涵盖制造公差；使用 DOE（实验设计）评估板材 Df 变化、线宽偏差等对损耗预算的综合影响。

该闭环流程确保损耗预算不是一次性的纸上数字，而是在设计各阶段被反复验证的活文档。

12. 测试验证：从 VNA 到误码仪的一致性保证

成品硬件的插入损耗是否符合预算，需要通过测试来最终确认。测试分为无源的 S 参数测量和有源的误码率测试两个层面。

矢量网络分析仪（VNA）测试：在系统板级，通常很难将整段链路分段测出，但可以在各分界面上设计校准测试点（如 SMPS 或 probe pad），使用探针对连接器两侧、封装出口等进行去嵌入测量。通过 TRL 或 AFR 校准，提取出各分段 S 参数，与仿真和预算表进行比较。对于差分链路，四端口 VNA 是必备工具。测试频率必须覆盖到至少 1.5 倍奈奎斯特频率，以评估高阶谐振。关键考察包括 S21 曲线与目标包络的对比、S11 是否在指定范围内以及模式转换水平。

时域反射计（TDR）验证：通过 TDR 阻抗曲线的连续性和偏差，可以直观发现过孔 stub 异常、连接器界面阻抗突变等缺陷。TDR 上升时间应设置到与信号速率相当（如 20 ps），以揭示微小不连续。预算流程中，各分段往往也给出 TDR 容差窗口，例如封装至子卡的过渡区域阻抗需维持在 85~115 Ω 以内。

误码率测试：最终系统级验证需要在内建自检（PRBS 码型发生器）或外部误码仪条件下测量 BER。在强制关闭或调整均衡器参数的情况下，对比实际通道裕度与预算预期。如果发现某电压或温度角下 BER 恶化超标，需要借助 VNA 排查哪个分段损耗或反射异常。

测试环节的最大挑战是去嵌入精度和可重复性。采用高精度的 PCB 校准件和自动探针台可以降低测量不确定度，对验证预算分配模型至关重要。完整闭环的测试数据也反过来校准仿真模型中的铜箔粗糙度和介质参数，使未来项目的预算更加精确。

13. 案例解析：112 Gbps PAM4 长背板互连预算实战

以下通过一个典型实例来说明 IL Budget 的完整制定过程。假设一个 AI 训练加速框，要求通过背板连接子卡与交换卡，实现 112 Gbps PAM4 互连。总通道包含发送芯片、封装、12 英寸子卡走线、一对连接器、20 英寸背板走线、另一对连接器、8 英寸子卡走线、封装与接收芯片。

芯片厂商规定：在 BER 1E-15 条件下，接收器可补偿的最大通道损耗为 35 dB @ 28 GHz，并在 1 GHz 时损耗至少为 5 dB（以确保 CTLE 斜率窗口）。

Step 1: 系统余量预留：温度+制造等因素合计预留 5 dB，可分配净额为 30 dB。 Step 2: 组件固定损耗估算：两个连接器各 1.8 dB，四个过孔过渡（每端连接器下方各一对）合计约 2.8 dB，发送和接收封装各 2.0 dB，总计约 10.4 dB。 Step 3: 剩余给 PCB 走线的额为 30 - 10.4 = 19.6 dB，这 19.6 dB 需分配给子卡和背板总长约 40 英寸的走线。若选用 Megtron 6 板材，走线单位损耗约 1.2 dB/inch，40 英寸耗散 48 dB，远超标。因此必须强制背板采用极低损耗材料（如 Megtron 7N， 0.9 dB/inch）且缩短长度。经多轮迭代，最终设计为：背板走线 15 英寸（13.5 dB），两块子卡共 12 英寸（10.8 dB），过孔和连接器等再优化至共约 5.2 dB，总损耗 29.5 dB，保留 0.5 dB 缓冲。 Step 4: 全链路三维电磁仿真提取 S 参数，运行 COM 分析，得到 COM 值为 3.8 dB，满足 ≥3 dB 要求。同时眼图仿真在 1E-15 下眼高约 25 mV，眼宽 0.4 UI，达到目标。

这一案例清晰展示了额度分配如何在物理可实现性与成本之间进行博弈，最终达成所有部件协同达标的结果。

14. 未来演进：224 Gbps 与共封装光学时代的损耗预算

单通道速率正向 224 Gbps PAM4 迈进，奈奎斯特频率翻倍至 56 GHz。此时单位损耗急剧增加，原有低损板材也在接近性能极限。224 Gbps 链路的总损耗预算通常被压缩到 20~25 dB 左右（甚至更小），这意味着任何微小的不连续都可能导致预算崩溃。前沿研究中，损耗预算正与以下几个方向深度融合：

全链路协同优化与机器学习：借助 ML 代理模型，可以在海量设计参数空间（过孔尺寸、走线拓扑、材料参数）中快速搜索帕累托最优解，使损耗、串扰与成本达到最佳平衡，突破人工手动迭代的效率瓶颈。

嵌入式多模均衡与编码：未来可能采用更高阶的 PAM 调制或格架编码，但这进一步要求通道响应可预测。损耗预算将由单值约束演化为对通道脉冲响应主标码形状的精确模板约束。

共封装光学（CPO）与硅光互连：为彻底规避铜走线的频率损耗瓶颈，芯片到光学引擎的极短链路成为新的设计域。在这里，损耗预算的对象从几十英寸的板级走线变为数毫米的 XPU 到光子集成电路的基板互连，连接器的插入损耗设计成为唯一极为关键的预算项，系统方法将被复用但尺度缩小。

不论媒介如何变化，插入损耗预算作为将物理限制转化为数字设计约束的方法论，其核心思想不会过时，它将继续为算力传输的每一次代际跃迁提供可控、可量化的工程基础。

15. 结论：从工程艺术到数字闭环的成熟方法学

插入损耗预算已经超越了一个简单的设计表格，发展为一套贯穿信号完整性设计全程的系统工程。它以接收器均衡极限为边界，以频域 S 参数为共同语言，通过精细的链路分区、损耗分配、COM 评估与测试验证闭环，将严苛的物理限制转变为可控的设计参数。在 AI 算力集群对互连带宽贪得无厌的今天，这一方法不仅保障了单板的信号质量，更成为平衡性能、成本与制造良率的核心杠杆。

未来，面对 224 Gbps 及以上的铜互连和光学互连混合架构，IL Budget 将继续与统计仿真、人工智能辅助设计及新材料的应用深度融合，从经验主导转向数据驱动，并始终坚守一个朴素的原则：把稀缺的损耗额度精准地花在信号质量最需要的地方。工程师若能深刻理解并熟练运用这一方法，便能在物理极限的边界上持续为系统争取出决定性的带宽余量。