插入損耗預算

1. 摘要：從經驗直覺到可量化工程語言

插入損耗預算（Insertion Loss Budget，簡稱 IL Budget）是高速數字系統設計中最核心的系統工程方法之一。在單通道訊號速率突破 100 GT/s 的今天，傳統依靠“儘量做短、儘量用好的材料”的經驗法則已完全失效。一條看似完好的無源通道，可能僅因幾毫米的不當過孔設計或一次微量阻抗突變，就在奈奎斯特頻率處引入超過均衡器補償極限的衰減，導致訊號眼圖完全閉合，整板無法工作。

IL Budget 的本質是將接收器可容忍的最大通道衰減視為一種稀缺的系統資源，並將該“損耗額度”按照各物理區段對訊號質量影響的權重進行精細分解，最終轉化為對每一段走線、每一個過孔、每一個聯結器和每一塊基板的可測量、可驗證的最大插入損耗約束。它不是簡單地將各段損耗進行 dB 代數相加，而是在理解趨膚效應、介質極化、反射疊加和串擾劣化等物理機制的基礎上，建立一套從頻域 S 引數到時域眼圖、從設計前端到量產測試的閉環控制流程。當前業界已經將這一方法從單一頻點的幅度預算，演進到基於通道工作餘量（COM）的統計鏈路評估體系，從而能夠將隨機抖動、串擾、電源噪聲與均衡器動態行為統一納入一個無量綱品質因數之中。

本文面向訊號完整性工程師、系統架構師和高速硬體設計管理者，全面闡述插入損耗預算的物理基礎、數學架構、分配策略、均衡邊界、模擬與測試閉環以及面向 224 Gbps PAM4 和 AI 算力叢集的先進實踐，旨在為面對嚴苛損耗約束的高速互連設計提供一套可落地的系統性思維模型。

2. 產業背景：速率競賽下的物理極限與成本懸崖

過去十年，資料中心內部互連速率從 25 Gbps NRZ 一路攀升至 112 Gbps PAM4，而 PCIe 6.0/7.0、CXL、NVLink 域和盒內銅背板則將通用計算與加速計算互連的每通道頻寬推向 128 GT/s 乃至更高。與此同時，晶片工藝節點不斷微縮，I/O 密度增加，但晶片焊盤尺寸和封裝基板尺寸的變化遠跟不上頻寬增長，導致單位面積內需要傳輸的資料量激增，進而迫使訊號工作在更高的奈奎斯特頻率上。

在 112 Gbps PAM4 這一代，奈奎斯特頻率為 28 GHz，此時典型的 FR-4 覆銅板走線每英寸損耗可達 2.53.5 dB，低損材料如 Megtron 6 或 Tachyon 100G 也僅能將每英寸損耗控制在 1.01.5 dB 左右。而長距離背板總走線長度往往在 20~30 英寸量級，單純依靠提升板材等級不僅會使單板成本急劇上升，還可能面臨供應風險與加工穩定性問題。更嚴峻的是，過孔 stub、聯結器介面和封裝基板中的高密度互連結構在高頻下會產生額外的諧振零點與模式轉換，這些非理想效應無法通過簡單的板材升級來消除。

因此，插入損耗預算成為應對這場速率競賽的核心管理工具。它允許系統整合板廠、聯結器供應商與晶片設計團隊在統一的數值介面下協同工作：晶片端明確給出均衡能力所對應的極限插入損耗（例如，在 BER≤1E-15 時，接收器能容忍的最大通道損耗為 35 dB）；系統工程師則在扣除設計餘量（通常 35 dB）後，將剩餘的 3032 dB 分配給背板、子卡、聯結器和封裝。任何一處超標，就意味著要麼降低目標速率，要麼接受更高的誤位元速率，而後者在 AI 訓練叢集中會直接導致有效的 all-reduce 頻寬下降，影響訓練效率。

在 AI 伺服器的擴充套件域設計中，數百甚至上千條高速 SerDes 鏈路並行工作，IL Budget 的精細化執行直接決定了整個系統的誤位元速率分佈和裝配良率。它使得在中等成本板材上跑出更高速率成為可能，或者在同等材料等級下爭得更大的設計餘量，從而在硬體總擁有成本（TCO）競爭中構築一道隱性的技術護城河。

3. 插入損耗的物理根源與頻率依賴性

要精確制定損耗預算，必須深入理解插入損耗的物理來源。插入損耗 IL 定義為在埠阻抗匹配條件下，訊號路徑中有源網路以外的所有功率衰減，通常用 S21 的幅度的分貝值表示。在高速 PCB 和封裝互連中，其物理機制主要由四部分構成。

介質損耗源於交變電場中基板介質的偶極子極化弛豫。當頻率升高時，偶極子無法完全跟隨電場變化，導致能量以熱的形式耗散。這種損耗與頻率近似成正比，損耗角正切 \tan \delta（或耗散因子 Df）是衡量其大小的關鍵材料引數。對於典型 FR‑4（Df≈0.02）到高階的 Megtron 7（Df≈0.001~0.002），介質損耗在 28 GHz 時可相差一個數量級。介質損耗決定了長距離走線損耗曲線的基本斜率。

趨膚效應損耗描述高頻電流向導體表面集中的現象。隨著頻率升高，有效導電截面積減小，交流電阻與頻率的平方根成正比增長。實際 PCB 銅箔表面並非理想光滑，具有一定的粗糙度，粗糙度會使電流路徑進一步拉長，產生額外的損耗增量。常採用 Hammerstad 模型或 Huray 雪花模型來定量修正粗糙度對衰減的貢獻。在 28 GHz 以上，趨膚深度已小於 0.4 μm，即便是低輪廓銅箔的粗糙度也不可忽略。

輻射損耗與模式轉換：當訊號路徑存在阻抗不連續、差模到共模轉換或參考平面不完整時，部分差模能量會以電磁波形式輻射出去，或轉化為共模能量在系統中消耗。這種損耗在高頻段尤為突出，且與通道結構強相關，無法通過簡單的單位長度損耗模型準確描述，必須通過全波三維電磁模擬進行提取。

反射損耗與碼間干擾（ISI）：凡存在的阻抗失配，都會使一部分訊號能量在此處反射，既降低了抵達接收器的能量，又形成多次反射的拖尾，與前後的符號產生重疊，即碼間干擾。反射損耗對眼圖閉合的惡化往往比單純的幅度衰減更具破壞性，因為它直接破壞了訊號的時序完整性。因此，插入損耗預算不僅要限制 S21 幅度，還須通過回波損耗（S11/S22）和 TDR 阻抗規範間接控制反射。

綜上，通道總插入損耗表現為隨頻率單調上升的曲線，但實際物理機制中包含多個非理想因素，單純以單點頻率（如奈奎斯特）進行 dB 相加只是一個工程近似，精確預算必須結合寬頻 S 引數和因果性約束，才能避免設計中的意外陷阱。

4. 頻域表徵與 S 引數架構

現代高速鏈路的插入損耗預算整個流程都建立在散射引數（S 引數）的頻域表徵之上。無源通道被視作一個二埠網路（或對於差分對而言，差模二埠網路），其傳輸特性由 S21（插入損耗）和 S11/S22（回波損耗）完整描述。在目前的工業標準中，典型要求提供從直流或 10 MHz 一直到 40~50 GHz 的 S 引數模型，以保證時域模擬（如 IBIS-AMI）具備足夠的因果性和頻寬。

頻域預算的核心約束是在奈奎斯特頻率 f_N 處，通道的總插入損耗必須小於收發器均衡能夠補償的極限值。例如，IEEE 802.3ck 對 112 Gbps PAM4 晶片到晶片互連要求插入損耗在 26.5625 GHz 處不超過約 -28 dB（短距背板），而更長距離的背板規範則在 -35 dB 附近，同時留有一定的餘量。工業界在內部實施時，通常會將此數值進一步收緊，比如自定約束為 -30 dB，以留出 5 dB 以上的設計餘量應對製造偏差、溫度變化及多板裝配一致性等問題。

S 引數不僅給出幅度資訊，還攜帶相位響應。相位響應與插入損耗之間的因果性關係由 Kramers‑Kronig 關係約束，因此任何改變幅度特性的設計修改，勢必影響相位線性度。如果相位非線性（即群延遲波動）過大，即便幅度預算滿足要求，各頻率分量到達接收端的時間差仍會將能量抖出取樣視窗，導致眼圖水平閉合。因此，在審閱模擬或測量得到的 S 引數時，必須同時檢查群延遲曲線以及 TDR 阻抗曲線，確保沒有隱蔽的諧振點或陡峭的阻抗跳變。

在工程預算分配階段，為簡化協同，系統架構師常會假定各分段阻抗控制優良，反射影響較小，從而將總損耗近似為各分段 S21 分貝值的代數和。但這僅僅是初始分配的手段。最終的驗證必須通過全鏈路 T 矩陣級聯或電磁模擬得到的整體 S 引數，再嵌入到 AMI 模型中進行統計或位元級模擬，才可確認預算真的被精確執行而沒有因反射疊加而被侵蝕。

5. 系統級插入損耗預算的制定與極限約束

制定一個嚴謹的插入損耗預算表，需要從源頭——接收器的最小可辨訊號能力開始。接收器前端通常由連續時間線性均衡器（CTLE）、可變增益放大器（VGA）、模數轉換器（ADC，若為 DSP 型）和判決反饋均衡器（DFE）組成。對於 PAM4 訊號，由於存在三個眼圖、電平間隔更密，對噪聲和殘餘 ISI 的容忍度比 NRZ 嚴格約 9.5 dB。

均衡器的補償能力並非一個固定常數，它依賴於實際通道的損耗形狀、反射特性以及串擾環境。不過，在設計初期，晶片廠商會提供一個稱為“通道損耗能力”的引數，指明在 BER 優於 1E-15（或 1E-12）的前提下，接收機可處理的在 f_N 處最大插入損耗，同時給出在低頻段（如 1 GHz 附近）的損耗斜率約束。例如，某 112 Gbps SerDes 可能要求：

• IL(f_N) \ge -35 \, text(dB)
• IL(50\,text(MHz)) \ge -2 \, text(dB)
• IL(1\,text(GHz)) - IL(50\,text(MHz)) 的差值小於某個值，以保證 CTLE 的增益凸起能夠補償。

系統架構師需要將這一總限額視為“損耗池”，並從中扣除一定的系統餘量（Margin），然後將剩餘的“可分配淨額”劃分到各個物理區段。典型的扣除項包括：

• 製造偏差餘量：板材 Dk/Df 批間波動、蝕刻線寬變化等造成 IL 變化約 ±1~3 dB。
• 溫度與溼度餘量：高溫下 Df 增大，插入損耗上升，長期工作環境餘量通常預留 1~2 dB。
• 老化餘量：材料在壽命週期內效能劣化留 0.5~1 dB。
• 串擾等效損耗：近端/遠端串擾會閉合眼圖，等效降低有效訊雜比，串擾預算可通過 COM 轉化為等效損耗懲罰，但也可預留約 2~3 dB 作為保守估計。

扣除上述餘量後，得到約為 2832 dB 的可分配淨額。此時開始對鏈路分段：傳送晶片焊球 → 傳送端封裝 → 子卡 PCB 走線（近端） → 聯結器 → 背板或線纜 → 聯結器 → 接收端子卡走線 → 接收端封裝 → 接收晶片焊球。每一段被賦予一個最大允許 IL(f_N) 值。設定分配值的原則是：越靠近晶片的區段，單位損耗對整體眼圖劣化的靈敏度越高，因為其直接影響了傳送端預加重和接收端均衡的參考平面，因此封裝段通常僅分得 1.52.5 dB，聯結器每個 0.51.5 dB，長距離背板則可分配到 1018 dB。

最終形成的預算表成為一個設計團隊必達的 KPI，任何走線、過孔或板材的選擇變更，都需要重新核算該區段是否仍在自己的額度之內。

6. 通道級聯與反射疊加：T 矩陣的真實世界

在實際無源鏈路中，多個阻抗受控良好的分段相互連線時，傳輸矩陣（T 矩陣）表現出比簡單的 dB 加法遠為複雜的物理行為。一段具有優良回波損耗（如 < -20 dB）的傳輸線，其輸入輸出端面仍然存在輕微的不連續性。當它級聯到另一個同樣具有輕微不連續的元件時，即使單個元件反射很小，多個小反射可能在特定頻率上同相疊加，形成較大的回波損耗凹點，同時導致插入損耗在該頻率出現一個凹陷（諧振）——這便是過孔 stub 諧振和聯結器介面反射的共同原理。

因此，嚴格的工程預算必須分兩種粒度執行：在可行性分析或方案定義階段，可使用近似加法模型，但前提是要求每一段單獨的回波損耗優於 -15 dB 甚至 -20 dB，這樣反射乘積項遠小於主傳輸項。此時總 IL 約等於各段 IL 之和，誤差在 0.5 dB 以內。在詳細設計階段，工程師則必須使用三維電磁模擬軟體提取各分段的 S 引數，再通過 T 矩陣級聯獲得整體的 S 引數模型。在這個過程中，過孔、聯結器和封裝基板中存在的 3D 效應（如 stub 諧振、反焊盤耦合）會自動體現在總模型中，反射疊加造成的損耗尖峰或凹陷也能被準確捕獲。

高階的預算方法還會將差分對中的模式轉換納入考量。差模到共模的轉換會導致差模能量減少，如同額外損耗。而共模訊號在參考平面或遮蔽層上傳播時可能再次轉換回差模，形成難以預測的尖銳諧振。因此，在設定聯結器與過孔區域的插入損耗額度時，需要聯合規範差模到共模的轉換限值。例如，某些 112 Gbps 標準要求 SCD21 在 28 GHz 內低於 -25 dB。

簡言之，從 dB 加法到 S 引數級聯的演進，使得插入損耗預算從一個靜態的表格，變成了一套動態的、可模擬的約束體系，能夠真實反映多個“低反射”元件組合時仍可能出現的惡性反射諧振，從而使預算和實際硬體之間不再脫節。

7. 鏈路分割槽與損耗分配的系統化方法

如何將總額度科學地切割為各區段的獨立約束，是 IL Budget 中最具工程權衡藝術性的環節。通常可以採用以下分層遞進的方法：

自底向上測量與建庫：首先針對所有可採購的標準元件（聯結器、線纜元件、標準過孔結構）建立頻率相關的插入損耗模型或最大包絡線。例如，一個高密度背板聯結器在 28 GHz 的典型損耗可能是 1.2~2.0 dB（含兩端介面），而其過孔過渡損耗單獨計算。將這些固有損耗彙總後從總額度中扣除，剩餘額度才是留給 PCB 走線和封裝走線的份額。

靈敏度加權分配：由於傳送端預加重只能在發射器前端作用，而接收端均衡器對通道遠端的高頻衰減進行補償時，其訊雜比增益受限於噪底。因此，靠近傳送端和接收端的區段損耗對 BER 的影響權重略有不同。一種更精細的做法是使用統計鏈路模擬，改變各區段損耗值，觀測眼高眼寬的退化敏感度，然後依據敏感度反比例分配餘量：對眼圖影響越大的區域，分得的損耗額度應越小，迫使其使用更優材料或更短路徑。

拓撲對稱與雙向約束：雙向鏈路的預算設計還必須考慮對稱性。如果鏈路在前向通道上達到了損耗極限，反向通道（用於自適應均衡訓練或邊帶通訊）同樣不能忽略。對於需要支援 auto-negotiation 的協議（如 PCIe），其訓練序列要求低速模式下也能正確握手，而低速時某些均衡器處於旁路狀態，因此預算還要覆蓋低頻條件下的最大衰減。這可能導致需要在走線中插入交流耦合電容並計入其低頻損耗。

邊際處理與設計留白：在正式預算分配完成後，每個區段的設計者通常會收到一個“目標值”和一個“絕對最大值”。目標值比絕對最大值低 10~20%，用作正常設計目標。這樣的階梯式約束能夠在發生不可避免的區域性惡化（如增加一個額外過孔以修正佈線瓶頸）時，仍然有緩衝空間而不至於突破全鏈路的極限。這種預留也便於量產中的批次波動管理。

整體上，鏈路分割槽的最終產出是一張全通道損耗分配圖，每一個可測試的邊界都標註了 IL 限值，所有後續的版面配置佈線規則、板材選擇和層疊設計都據此展開。

8. 關鍵元件損耗模型與典型數值

在預算中，每個元件都不是一個抽象的 dB 數，而是一個隨頻率變化的損耗特徵。下面對幾個關鍵部件進行模型化描述，以支撐精確分配。

PCB 走線：走線損耗常表示為 IL_{text(trace)} = K \cdot l \cdot ( \alpha_d f + \alpha_c sqrt(f) )，其中 l 為長度，f 為頻率，係數由 Df、介電常數、銅箔粗糙度決定。對於 112 Gbps 應用，Megtron 6 等級材料的走線在 28 GHz 時單位損耗約 1.1~1.3 dB/inch；低粗糙度銅箔可有效降低趨膚效應損耗。預算時必須使用板廠的具體材料資料，並考慮玻璃纖維效應引起的週期性阻抗波動。

過孔：過孔損耗是預算中變數最大的部分。一個通孔如果存在較長的 stub（未使用的孔段），會在某頻率形成四分之一波長諧振，產生極深的損耗零點。因此背鑽工藝（Backdrill）不可或缺，stub 長度通常要求小於 10 mil。即使經過背鑽，過孔桶本身的容性負載和焊盤/反焊盤結構仍會引入一定的衰減，典型設計優良的差分過孔在 28 GHz 的附加損耗可控制在 0.5~1.0 dB/對。預算時對每個聯結器或器件下方的過孔組，必須合計其損耗和模式轉換。

聯結器：高速背板聯結器（如 Samtec NovaRay、Amphenol ExaMAX 等）在設計上已經對差分阻抗和串擾進行了最佳化，但其過渡區域仍然會引入接觸電阻和不連續的電磁場變化。聯結器供應商通常會提供 S 引數模型，其在 28 GHz 典型埠到埠的插入損耗約 1.02.5 dB，同時提供回波損耗和串擾資料。預算中，每個聯結器佔據一個不易壓縮的額度，一般在 1.52.5 dB。

封裝基板：晶片封裝中的核心損耗來自精細的走線、bond finger、過孔和層間過渡。有機基板（如 ABF）在高頻下的 Df 相對較高，且線條極細導致導體損耗顯著。晶片至封裝輸出端的全頻段損耗在 28 GHz 可能達到 2~4 dB，因此大型交換晶片的 SerDes 設計中，封裝損耗預算往往是瓶頸之一。

理解每個元件的物理損耗機制，才能在進行成本-效能權衡時做出理性決策，而非簡單粗暴地對某一區段進行材料升級或縮短長度。

9. 收發器均衡與補償極限的量化判定

插入損耗預算的“天花板”是由接收側均衡器的補償能力決定的，因此透徹理解均衡器架構及其侷限是預算工作的核心。

目前主流高速 SerDes 接收器通常採用 CTLE + DFE 的混合架構，或全 DSP 架構（ADC + 數字均衡）。CTLE 提供連續時間的高通增益，補償通道的低通衰減特性，但其增益凸起有限且會放大高頻噪聲。DFE 通過判決反饋消除前後碼元的 ISI，其抽頭數量決定了能消除的後標尾長。在 PAM4 模式下，由於判決電平更多，DFE 需要處理更復雜的眼圖餘量，同等抽頭數下補償效果弱於 NRZ。

晶片廠商提供的極限損耗曲線通常是在特定通道模型下模擬得到的，例如使用 IEEE 802.3ck 的參考通道假設。實際通道的損耗斜率如果偏離這個假設，即使 f_N 點損耗滿足要求，較低頻部分的衰減不足可能導致 CTLE 過均衡或 DFE 抽頭飽和。因此，插入損耗預算必須同時約束低頻與高頻損耗的比例，或者說要求通道在 1 GHz 到 f_N 之間的損耗增量（即斜率）必須落在一個視窗內。例如，一個典型的束範：IL(f_N) - IL(1 GHz) 不超過 -20 dB，且不低於 -28 dB。超出此視窗，均衡演算法可能無法收斂或誤位元速率陡增。

此外，串擾和電源噪聲會侵蝕均衡器的有效訊雜比。整合串擾噪聲（ICN）和 COM 分析將這一效應等價為額外的插入損耗懲罰。在預算過程中，若串擾較大，就需要在總額度中預扣更多餘量，或者對串擾本身實施嚴格的獨立預算。

因此，正確的做法不是簡單查閱極限值，而是要求晶片供應商給出 IL Budget 相容性曲線模板，設計團隊再根據此模板推導分割槽極限。只有當通道的特性完全落在這個模板內部時，接收器均衡方可正常工作。

10. 通道工作餘量（COM）：從單頻點預算到統計品質因數

傳統插入損耗預算聚焦於單一奈奎斯特頻率的幅度約束，但真實誤位元速率取決於全頻率範圍的通道響應、串擾、均衡器動態行為和終端阻抗等因素。為此，IEEE 802.3 與光互連論壇引入了通道工作餘量（Channel Operating Margin, COM）作為統一的衡量體系。

COM 的計算流程是：將整個通道的差模 S 引數、共模 S 引數、串擾 S 引數、封裝模型以及均衡器的數學抽象引數輸入到一個標準化的統計引擎中。該引擎生成包含通道衰減、反射、串擾和均衡後的統計眼圖，並計算在指定 BER（如 1E-15）下的訊號與噪聲的累計分佈分位數，得到一個以 dB 表示的無量綱品質因數。COM ≥ 3 dB 通常意味著通道在考慮所有損傷後仍有足夠餘量。

在插入損耗預算中，COM 不再獨立看待各區段的損耗值，而是將損耗分配、回波損耗分佈和串擾打包成一個整體結果，更加科學。當某一個區域加大了損耗但改善了回波損耗（如使用漸變線寬過渡），儘管 IL 變差，但反射降低，最終 COM 可能反而提升。這種權衡在單頻點預算中無法體現，而 COM 使得工程師能夠進行更高維度的最佳化。

因此，當代的插入損耗預算流程通常以 COM 達標為最終驗收條件。這並不意味著拋棄分段的損耗額度表，而是用 COM 反饋來微調各段 IL 的目標值：如果某段因設計限制必須略微超標，可以通過在其他段獲得更好的回波損耗和更低串擾來補償，只要總 COM 滿足規範即可。這種靈活性正是 COM 作為研究報告級指標的價值所在。

11. 設計模擬流程與最佳實踐

將插入損耗預算落地為實際硬體，需要一套從封裝到聯結器再到 PCB 的全鏈路協同模擬流程。其標準步驟可歸納如下：

步驟一：明確邊界條件。獲取晶片引腳位置的 IBIS-AMI 模型，確認其內嵌的傳送端預加重設定、接收端均衡引數，並匯出從晶片 pad 到封裝 ball 的 S 引數封裝模型。獲取所有聯結器的三維電磁模型或 S 引數檔案。

步驟二：初始預算分配。根據材料等級和預估走線長度，利用經驗公式或供應商提供的單位損耗資料，將總額度分配給各 PCB 走線段、過孔和聯結器。此階段可用簡單的鏈路預算表格工具完成。

步驟三：版圖前模擬迭代。在佈線之前，使用二維場求解器或快速三維求解器對關鍵不連續點（如過孔過渡、聯結器 escape 區域）進行引數掃描最佳化，例如反焊盤尺寸、stub 長度、走線到參考平面的過渡等，目標是保證每個分段在目標 IL 之內，同時回波損耗與模式轉換達標。

步驟四：版圖後提取與級聯。布板完成後，將實際 layout 匯入三維全波求解器（如 Ansys HFSS、Keysight EMPro 或 Cadence Clarity），提取各分段或整板的 S 引數。利用 T 矩陣將各分段級聯為全鏈路模型。

步驟五：AMI 統計模擬。將完整通道 S 引數與 TX/RX AMI 模型在模擬器（如 Keysight ADS、Siemens HyperLynx）中結合，執行大量位元級模擬或統計眼圖分析，得出眼高、眼寬和 BER 浴盆曲線。同時計算 COM。如果發現指標不滿足，需回溯至步驟二或三調整分配。

最佳實踐包括：在所有頻段中保持因果性檢查，強制 S 引數 passivity 修正；對重要部件要求多批次測量建模以涵蓋製造公差；使用 DOE（實驗設計）評估板材 Df 變化、線寬偏差等對損耗預算的綜合影響。

該閉環流程確保損耗預算不是一次性的紙上數字，而是在設計各階段被反覆驗證的活文件。

12. 測試驗證：從 VNA 到誤碼儀的一致性保證

成品硬體的插入損耗是否符合預算，需要通過測試來最終確認。測試分為無源的 S 引數測量和有源的誤位元速率測試兩個層面。

向量網路分析儀（VNA）測試：在系統板級，通常很難將整段鏈路分段測出，但可以在各分介面上設計校準測試點（如 SMPS 或 probe pad），使用探針對聯結器兩側、封裝出口等進行去嵌入測量。通過 TRL 或 AFR 校準，提取出各分段 S 引數，與模擬和預算表進行比較。對於差分鏈路，四埠 VNA 是必備工具。測試頻率必須覆蓋到至少 1.5 倍奈奎斯特頻率，以評估高階諧振。關鍵考察包括 S21 曲線與目標包絡的對比、S11 是否在指定範圍內以及模式轉換水平。

時域反射計（TDR）驗證：通過 TDR 阻抗曲線的連續性和偏差，可以直觀發現過孔 stub 異常、聯結器介面阻抗突變等缺陷。TDR 上升時間應設定到與訊號速率相當（如 20 ps），以揭示微小不連續。預算流程中，各分段往往也給出 TDR 容差視窗，例如封裝至子卡的過渡區域阻抗需維持在 85~115 Ω 以內。

誤位元速率測試：最終系統級驗證需要在內建自檢（PRBS 碼型發生器）或外部誤碼儀條件下測量 BER。在強制關閉或調整均衡器引數的情況下，對比實際通道裕度與預算預期。如果發現某電壓或溫度角下 BER 惡化超標，需要藉助 VNA 排查哪個分段損耗或反射異常。

測試環節的最大挑戰是去嵌入精度和可重複性。採用高精度的 PCB 校準件和自動探針臺可以降低測量不確定度，對驗證預算分配模型至關重要。完整閉環的測試資料也反過來校準模擬模型中的銅箔粗糙度和介質引數，使未來專案的預算更加精確。

13. 案例解析：112 Gbps PAM4 長背板互連預算實戰

以下通過一個典型例項來說明 IL Budget 的完整制定過程。假設一個 AI 訓練加速框，要求通過背板連線子卡與交換卡，實現 112 Gbps PAM4 互連。總通道包含傳送晶片、封裝、12 英寸子卡走線、一對聯結器、20 英寸背板走線、另一對聯結器、8 英寸子卡走線、封裝與接收晶片。

晶片廠商規定：在 BER 1E-15 條件下，接收器可補償的最大通道損耗為 35 dB @ 28 GHz，並在 1 GHz 時損耗至少為 5 dB（以確保 CTLE 斜率視窗）。

Step 1: 系統餘量預留：溫度+製造等因素合計預留 5 dB，可分配淨額為 30 dB。 Step 2: 元件固定損耗估算：兩個聯結器各 1.8 dB，四個過孔過渡（每端聯結器下方各一對）合計約 2.8 dB，傳送和接收封裝各 2.0 dB，總計約 10.4 dB。 Step 3: 剩餘給 PCB 走線的額為 30 - 10.4 = 19.6 dB，這 19.6 dB 需分配給子卡和背板總長約 40 英寸的走線。若選用 Megtron 6 板材，走線單位損耗約 1.2 dB/inch，40 英寸耗散 48 dB，遠超標。因此必須強制背板採用極低損耗材料（如 Megtron 7N， 0.9 dB/inch）且縮短長度。經多輪迭代，最終設計為：背板走線 15 英寸（13.5 dB），兩塊子卡共 12 英寸（10.8 dB），過孔和聯結器等再最佳化至共約 5.2 dB，總損耗 29.5 dB，保留 0.5 dB 緩衝。 Step 4: 全鏈路三維電磁模擬提取 S 引數，執行 COM 分析，得到 COM 值為 3.8 dB，滿足 ≥3 dB 要求。同時眼圖模擬在 1E-15 下眼高約 25 mV，眼寬 0.4 UI，達到目標。

這一案例清晰展示了額度分配如何在物理可實現性與成本之間進行博弈，最終達成所有部件協同達標的結果。

14. 未來演進：224 Gbps 與共封裝光學時代的損耗預算

單通道速率正向 224 Gbps PAM4 邁進，奈奎斯特頻率翻倍至 56 GHz。此時單位損耗急劇增加，原有低損板材也在接近效能極限。224 Gbps 鏈路的總損耗預算通常被壓縮到 20~25 dB 左右（甚至更小），這意味著任何微小的不連續都可能導致預算崩潰。前沿研究中，損耗預算正與以下幾個方向深度融合：

全鏈路協同最佳化與機器學習：藉助 ML 代理模型，可以在海量設計引數空間（過孔尺寸、走線拓撲、材料引數）中快速搜尋帕累托最優解，使損耗、串擾與成本達到最佳平衡，突破人工手動迭代的效率瓶頸。

嵌入式多模均衡與編碼：未來可能採用更高階的 PAM 調變或格架編碼，但這進一步要求通道響應可預測。損耗預算將由單值約束演化為對通道脈衝響應主標碼形狀的精確模板約束。

共封裝光學（CPO）與矽光互連：為徹底規避銅走線的頻率損耗瓶頸，晶片到光學引擎的極短鏈路成為新的設計域。在這裡，損耗預算的物件從幾十英寸的板級走線變為數毫米的 XPU 到光子積體電路的基板互連，聯結器的插入損耗設計成為唯一極為關鍵的預算項，系統方法將被複用但尺度縮小。

不論媒介如何變化，插入損耗預算作為將物理限制轉化為數字設計約束的方法論，其核心思想不會過時，它將繼續為算力傳輸的每一次代際躍遷提供可控、可量化的工程基礎。

15. 結論：從工程藝術到數字閉環的成熟方法學

插入損耗預算已經超越了一個簡單的設計表格，發展為一套貫穿訊號完整性設計全程的系統工程。它以接收器均衡極限為邊界，以頻域 S 引數為共同語言，通過精細的鏈路分割槽、損耗分配、COM 評估與測試驗證閉環，將嚴苛的物理限制轉變為可控的設計引數。在 AI 算力叢集對互連頻寬貪得無厭的今天，這一方法不僅保障了單板的訊號質量，更成為平衡效能、成本與製造良率的核心槓桿。

未來，面對 224 Gbps 及以上的銅互連和光學互連混合架構，IL Budget 將繼續與統計模擬、人工智慧輔助設計及新材料的應用深度融合，從經驗主導轉向資料驅動，並始終堅守一個樸素的原則：把稀缺的損耗額度精準地花在訊號質量最需要的地方。工程師若能深刻理解並熟練運用這一方法，便能在物理極限的邊界上持續為系統爭取出決定性的帶寬餘量。