插入损耗

3秒看懂

插入损耗(Insertion Loss, IL)是信号通过一个网络、器件或传输媒介时,因该元件的介入而导致的功率损耗。在链路预算中,它是最基本的减值项——每增加1dB插入损耗,链路的有效信号功率就直接降低1dB。

在AI硬件语境下,插入损耗直接影响从芯片到芯片、从板卡到背板、从机柜到机柜的信号完整性。PCIe 5.0/6.0、SerDes、112G/224G PAM4高速链路、光模块互联——这些场景对插入损耗的容忍度已进入“零点几分贝”量级。

核心公式极简: IL(dB) = -10 × log₁₀(P_out / P_in),对于理想无源器件,IL > 0 dB。

3分钟产业解释

对于AI/高性能计算硬件工程师而言,插入损耗不是抽象的电磁场方程,而是链路预算表里每天都在跟的那一行红线。

为什么它如此致命?

AI算力系统的三个趋势同时将插入损耗推向极限:

1. 速率飙升:从PCIe 4.0的16GT/s到PCIe 6.0的64GT/s,PAM4调制使得信号眼图高度本身就比NRZ塌缩了约三分之二,同等插入损耗下眼图闭合速度急剧加快。

2. 密度暴增:GPU核数从8卡到72卡(Megatron/NVL72),互联拓扑越来越庞大,信号走的路径越来越长——多一级连接器、多一段PCB走线、多一个过孔,插入损耗都在累加。

3. 功率约束收紧:HBM/ASIC密集集成使单卡供电压力巨大,链路端没有余量去补偿高损耗,必须从源头——材料和架构——把IL压下来。

产业现实:当112Gbps PAM4信号经过15英寸FR4级PCB走线时,基材本身就能吃掉十几甚至几十dB的损耗。这意味着如果不换介质,信号到达接收端时已无法识别。这就是为什么你看到M8级覆铜板、背钻工艺、Retimer/Redriver芯片、甚至共封装光学(CPO)的加速落地——所有技术路线的博弈,本质上都在回答同一个问题:在给定成本下,能把插入损耗做到多低?

从投资视角看,插入损耗是衡量高速互联方案是否成立的“一票否决项”。任何号称能支持新一代AI交换架构的方案,如果IL预算算不过来,基本上就是技术死胡同。

15分钟专家深入

插入损耗的物理本质

在传输线理论中,插入损耗的来源可拆解为四个独立的物理机制。对于AI硬件链路(PCB走线、线缆、连接器、硅中介层),这四个机制的权重随频率剧烈变化:

导体损耗(趋肤效应主导) 高频电流只沿导体表面一薄层流动,有效导电截面积随频率的平方根增长而收缩,电阻随之升高。这部分损耗正比于√f。在AI硬件所用的112G/224G PAM4频段(基频28GHz/56GHz的Nyquist频率处),趋肤深度已浅至亚微米级,导体表面粗糙度若和趋肤深度可比,电流“爬山”效应会进一步恶化损耗——这就是为什么高端板材要求铜箔表面粗糙度RMS控制在微米甚至亚微米级。

介质损耗(极化滞后主导) 交变电场下介质材料的极化无法立即跟随电场变化,产生能量耗散。这部分损耗正比于f×tanδ×√ε_r。传统FR-4的损耗角正切tanδ约0.02-0.025,而M8级高速板材可降至0.002以下。44GHz以上,介质损耗开始急剧超越导体损耗成为主导。当前AI交换机背板和GPU基板广泛采用Megtron 8、Tachyon 100G等级别材料,本质上就是为了压制该项。

反射损耗(阻抗不连续) 连接器、过孔、换层、封装过渡处产生的阻抗偏移,导致局部反射,能量被送回来而非继续前进。S参数上表现为回波损耗(Return Loss)恶化,最终以IL形式体现在传输系数上。

辐射损耗 对于非理想屏蔽结构,部分能量以电磁辐射形式逸出。AI硬件中,ASIC封装到PCB过渡区、高密度连接器未屏蔽部位、长线缆等场景需要关注辐射对IL的附加贡献。

链路预算中的定位

用信号链思维看:发射端输出功率 - 插入损耗 = 接收端可达信号强度。接收端的灵敏度是硬基线,若经IL衰减后的信号低于灵敏度,链路失锁。

以224G PAM4链路为例([一般原理推算,非特定产品]):

• 发射端差动输出摆幅约600-800mVppd
• 接收端需保证眼图张开度、信噪比满足误码率门限(典型前向纠错误码率门限在1E-4至2E-4量级)
• 链路总插损预算大致在25-35dB区间(取决于接收端均衡能力)
• 此预算需分配给PCB主走线(通常最大头)、封装、连接器、过孔、线缆——这是整个信号完整性团队的死命令

一旦预算被突破,补救措施只有三种方向:①换更低损耗介质(贵)、②加Retimer/Redriver(增功耗、占面积、加latency)、③走光(CPO等架构,颠覆性大但复杂度巨变)。

技术原理(最深)

从二端口网络到S参数

插入损耗的严格定义为:在源和内阻匹配条件下,插入一个二端口网络前后,传输到负载的功率之比(以dB计)。

        插入前(直通)
   Z_s         Z_L
    ──═══──────═══──
         P_L0

        插入后
   Z_s   [N]   Z_L
    ──═══─│─═══──
         P_L

IL(dB) = -10log₁₀(P_L / P_L0) = -20log₁₀|S21| (当源和负载均为Z_0匹配时)

注意:这个定义已经将回波损耗的影响“消化”进IL中——因为P_L的减少有两个归因:一是网络自身消耗的能量(转为热),二是因端口失配反射回来的能量。工程上通常直接用|S21|作为IL。

互连链路IL的频域级联

高速链路通常被建模为多个二端口的级联:

S21_total(f) = S21_封装(f) × S21_PCB走线(f) × S21_连接器(f) × …

以dB为单位则为各段IL相加:

IL_total(f) = IL_封装(f) + IL_PCB走线(f) + IL_连接器(f) + …

PCB传输线IL的工程近似模型

对于AI硬件中常用的一般带状线/微带线,导体损耗和介质损耗有一种简化的频域近似:

导体损耗部分: α_c(f) ≈ (R_s / Z_0) × 常数,其中R_s为表面电阻,∝ √f(趋肤效应区)

介质损耗部分: α_d(f) = (π·f·tanδ·√ε_eff) / c

总衰减常数:α(f) ≈ α_c(f) + α_d(f)

一段长度为L的传输线: IL(dB) = 20log₁₀(e) × α × L ≈ 8.686 × α × L

介质损耗正比于f×L,这就是速率翻倍、链路长度增加后IL为何灾难性飙升。

CPO为何是IL的降维打击

在传统可插拔光模块方案中,信号链是: ASIC → 封装 → PCB主走线 → 连接器 → 模块内PCB → 光引擎 → 光纤

每段都贡献IL。而CPO(共封装光学)将光引擎直接集成到ASIC封装基板甚至interposer上,砍掉了整个“PCB主走线+连接器+模块内PCB”的IL贡献。这部分在高频段常可达10-25dB量级——直接从链路预算中消失。

CPO的成本与复杂度挑战明显,但从IL角度看,它的物理逻辑无懈可击:让光电转换紧贴算力,消除最长的铜损耗路径。

技术演进史

• 早期(<1Gbps):IL不是瓶颈,前沿速率下信号仍有充裕眼图裕度,FR-4可从容应对。
• 10G NRZ时代:第一波“材料革命”,低损耗FR-4改进型出现,趋肤效应和介质损耗开始被重视,连接器IL指标精细化。
• 50G PAM4(IEEE 802.3 200GBASE时代):PAM4调制使IL预算极度紧张,背板/长距铜缆方案严重承压,有源电缆(AEC)、板上Retimer开始规模出现。M8级板材成高端标配。
• 112G PAM4(当前主流):IL预算全面极限化,板材从M8向更低损耗等级演进(供应商标注常比M8更好但非统一命名)。背钻精度、过孔反焊盘优化成为常规操作。CPO从论文/原型走向小规模试用。
• 224G PAM4(前沿):纯铜方案只能在极短距离(如片间Die-to-Die,或板上数英寸)成立,机柜级以上互联向光学倾斜。IL预算问题成为推动光学下沉到机柜内、板间甚至封装内的核心物理驱动力。

技术路线对比(量化表)

注:无源铜缆DAC带宽距离积(BWP)在112G PAM4时大致在2-3米量级(具体依赖于线缆AWG与材质),224G下急剧萎缩。此为趋势性表述,精确数字与具体产品规格强相关。

上下游

上游:材料与工艺

• 低损耗覆铜板:松下Megtron系列、Isola Tachyon、台光/生益科技等高速板材供应商。IL性能直接绑定其树脂体系与铜箔粗糙度控制能力。
• 铜箔:极低轮廓铜箔(HVLP)、甚至无轮廓铜箔是降低趋肤效应损耗的关键。高频下铜箔粗糙度每劣化一微米,IL额外恶化即可量化。
• 连接器:安费诺、莫仕、泰科等,高速背板/板间连接器是IL预算中的固定扣分项,其S参数精确模型对系统链路仿真至关重要。
• 硅光/光引擎:CPO时代的上游核心,台积电COUPE、英特尔、博通、Marvell等布局。

下游:AI硬件系统

• GPU/NPU基板:涉及Die至封装的走线IL、封装至PCB过渡IL。HBM集成带来的基板复杂度推升IL控制难度。
• AI服务器主板/背板:多GPU互联拓扑(如NVLink/UALink)走线长、层数多,IL预算长期受压。
• 交换机:数据中心交换机SerDes链路,面板密度增加迫使连接器更紧凑、走线更长,IL恶化趋势明显。
• 光模块:800G/1.6T时代,模块内部从DSP到光引擎的走线IL开始成为新的瓶颈,推动光电合封在模块内的尝试。

关键指标

供需与市场数据

高速低插入损耗材料与器件市场受AI基础设施投资驱动,呈结构性增长。以下基于趋势定性,精确量化数据在无可靠来源条件下不给出:

• 超低损耗覆铜板:由112G/224G交换机、AI服务器基板需求拉动,是PCB产业链中增长最确定的细分赛道之一。供应商扩产节奏与AI资本开支(Capex)强相关。
• Retimer/Redriver芯片:每消除一定量的额外IL,就需要相应数量Re-timer。随着单机GPU数量增加和连接长度需求多样化,单机Retimer用量正快速增长,该领域由少数模拟/混合信号巨头(Astera Labs、谱瑞、TI等,博通亦自研集成)把持。
• CPO相关硅光:IL问题的最终解方——CPO正从“要不要做”进入“多快做”阶段。台积电COUPE平台时间节点、博通/英伟达/思科等系统级CPO产品投放节奏,是跟踪CPO对IL问题“解构”速度的核心观测点。
• DAC/AEC线缆:224G时代,无源铜缆DAC的应用场景显著收窄至机柜内极短跳线,有源铜缆AEC吃到部分原DAC市场。光模块则承接长距和部分中距需求。IL的恶化速率基本决定了这三种互连形态在不同距离/速率下的版图变化。

代表公司与资本映射

(注:以下为公司技术定位描述,非投资建议;具体产品性能参数无据不量化)

材料端

• 松下电工/Isola:高端覆铜板顶端供应商,定义了AI硬件基板/背板的IL性能上限。
• 台光电子/生益科技/联茂:国产替代梯队,在M8等级别及以下产品线对高端需求进行渗透,成长性由高速化升级节奏决定。

芯片/器件端

• 博通(Broadcom)/Marvell:数据中心交换芯片、PAM4 SerDes、DSP的霸主,其SerDes接收端均衡能力实质定义了链路能容忍多大的IL预算。
• Astera Labs:PCIe/CXL Re-timer芯片龙头,直接从AI服务器内部联接IL痛点中获益,成交换机与线缆之外的关键补丁层。
• 英特尔/英伟达/AMD/思科:系统级玩家,对CPO/硅光的投资和采用进度,根本上决定了“用新材料对抗IL”和“用光学回避IL”两条路线的商业进程。

模块与互连

• 中际旭创/Coherent/新易盛等光模块厂:800G/1.6T时代,模块内IL控制能力是竞争力的基础参数之一。
• 安费诺/莫仕/泰科(Amphenol/Molex/TE):连接器与铜缆巨擘,IL、串扰的平衡掌控是其know-how护城河。

投资逻辑

1. IL的“税率”属性:速率每翻代一次,IL损耗就自然增长约3-6dB(源于介质损耗正比于频率、导体损耗正比于根号频率等叠加),这个缺口必须由全产业链用新材料和新架构来填。谁填补得快且经济,谁就吃到升级红利。

2. 材料端的确定性:无论铜互连还是CPO,PCB基材在信号进入/离开光学引擎时仍无法完全消失,超低损耗覆铜板是长期贝塔。投资关注的是:该市场本身增长(量)以及产品升级(价)带来的价值量提升。

3. Retimer/Redriver的“IL税补”逻辑:它们为无法承受的IL提供“信号修复”,用量随互联距离/复杂度非线性增长。注意技术迭代风险——当CPO全面下沉,部分Retimer需求可能被结构性移除,但中短期仍是增量赛道。

4. CPO:颠覆性路径的节奏判断:CPO对IL的消除是物理性的,但工程挑战和产业链重构巨大。投资需要观察节奏信号:① 英伟达/博通/台积电的CPO产品正式时点;② 交换机ASIC与光引擎合封的良率突破;③ 生态对可插拔模块的路径依赖能坚持多久。一旦某个时间点CPO方案总体成本、功耗、可靠性跨过临界线,其对传统互联的颠覆将是IL问题在产业上最强的映射。

常见误读纠偏

误读1:“IL大一点没关系,接收端均衡能补偿” 纠偏:均衡器(CTLE+DFE)能补偿的是信道的线性失真部分,而非将信号从噪声中“无源”提升。IL高意味着信号衰减更深,在接收端叠加的链路噪声(电源、串扰、热噪等)不变的情况下,信噪比直接恶化。均衡器每补偿1dB IL,高频噪声实际上也会被部分放大。因此IL是根本,均衡是补救——补救有上限,降低IL才是首选。

误读2:“IL只是一个数字,看S21就行了” 纠偏:IL的频率相关性才是最致命的。如果一条链路在Nyquist频率处IL勉强达标,但在高于Nyquist的频段(例如谐波处)IL急剧恶化,信号完整性仍会严重受损。真正决定眼图闭合的是IL在全频带内的斜率,而不只是某个单点值。高端仿真必须看全频段S参数,而非只看某一个频率点的dB数。

误读3:“用最好的板材就能解决所有IL问题” 纠偏:当频率进入毫米波区(>50GHz),即使最好的介质,其介质损耗也是物理规律决定的、无法归零。同时越长走线,导体粗糙度、阻抗不连续、过孔残桩、玻璃纤维布编织效应等“长尾”损耗因子权重上升。单一材料无法解决所有问题,需要系统级的IL设计——拓扑规划、回流路径优化、连接器选型等同样至关重要。

学习路径

1. 基础层:传输线理论(L、C、R、G模型)、二端口网络S参数基础。掌握IL的S21定义及与回波损耗的关系。
2. 频率依赖性:趋肤效应、介质极化、损耗角正切的物理意义。理解为何IL随频率单调性增加,并懂α_c ∝ √f 与α_d ∝ f的区别。
3. 工程计算:PCB传输线插损计算(用IPC-2141A或电磁仿真理解关键参数)、级联IL预算方法、dB的加减法直觉。
4. 信号完整性进阶:PAM4调制、眼图与IL的映射、均衡(CTLE/DFE/FFE)能力上限,高速串行链路全预算表制作。
5. 产业前沿:超低损耗板材选型指南、背钻/过孔残桩的IL影响、Retimer/Redriver芯片功能边界、CPO硅光的物理链路重构。

一句话总结

插入损耗是高速互联的“物理税”,对AI算力系统而言,它决定了铜互连的距离和速率边界,并正加速推动光学从机柜间渗透到封装内。

延伸阅读与来源

• IEEE 802.3 高速以太网标准(200GBASE/400GBASE/800GBASE相关物理层规范):对于不同物理媒介(背板、铜缆、多模光纤、单模光纤)的IL预算均有严格定义。
• PCI-SIG的PCI Express Base Specification 5.0/6.0:定义PCIe链路的IL预算和通道要求。
• 松下Megtron系列/Isola Tachyon系列产品Datasheet:可直观查阅不同树脂体系下的Dk/Df与IL密度的实际数据。
• 学术资料:关于PAM4 SERDES链路预算、IBIS-AMI建模仿真、以及高速PCB低损耗设计的大量IEEE会议/期刊论文(DesignCon、EPEPS、IEEE Transactions on MTT等)。
• 公司财报/投资者会议纪要:博通、Marvell、Astera Labs等对高速互联趋势的公开论述;[未检索到具体季报数据,可查阅各公司对SerDes、Retimer及CPO的近期业务展望]。