插入損耗

3秒看懂

插入損耗(Insertion Loss, IL)是訊號通過一個網路、器件或傳輸媒介時,因該元件的介入而導致的功率損耗。在鏈路預算中,它是最基本的減值項——每增加1dB插入損耗,鏈路的有效訊號功率就直接降低1dB。

在AI硬體語境下,插入損耗直接影響從晶片到晶片、從板卡到背板、從機櫃到機櫃的訊號完整性。PCIe 5.0/6.0、SerDes、112G/224G PAM4高速鏈路、光模組互聯——這些場景對插入損耗的容忍度已進入“零點幾分貝”量級。

核心公式極簡: IL(dB) = -10 × log₁₀(P_out / P_in),對於理想無源器件,IL > 0 dB。

3分鐘產業解釋

對於AI/高效能運算硬體工程師而言,插入損耗不是抽象的電磁場方程,而是鏈路預算表裡每天都在跟的那一行紅線。

為什麼它如此致命?

AI算力系統的三個趨勢同時將插入損耗推向極限:

1. 速率飆升:從PCIe 4.0的16GT/s到PCIe 6.0的64GT/s,PAM4調變使得訊號眼圖高度本身就比NRZ塌縮了約三分之二,同等插入損耗下眼圖閉合速度急劇加快。

2. 密度暴增:GPU核數從8卡到72卡(Megatron/NVL72),互聯拓撲越來越龐大,訊號走的路徑越來越長——多一級聯結器、多一段PCB走線、多一個過孔,插入損耗都在累加。

3. 功率約束收緊:HBM/ASIC密集整合使單卡供電壓力巨大,鏈路端沒有餘量去補償高損耗,必須從源頭——材料和架構——把IL壓下來。

產業現實:當112Gbps PAM4訊號經過15英寸FR4級PCB走線時,基材本身就能吃掉十幾甚至幾十dB的損耗。這意味著如果不換介質,訊號到達接收端時已無法識別。這就是為什麼你看到M8級覆銅板、背鑽工藝、Retimer/Redriver晶片、甚至共封裝光學(CPO)的加速落地——所有技術路線的博弈,本質上都在回答同一個問題:在給定成本下,能把插入損耗做到多低?

從投資視角看,插入損耗是衡量高速互聯方案是否成立的“一票否決項”。任何號稱能支援新一代AI交換架構的方案,如果IL預算算不過來,基本上就是技術死衚衕。

15分鐘專家深入

插入損耗的物理本質

在傳輸線理論中,插入損耗的來源可拆解為四個獨立的物理機制。對於AI硬體鏈路(PCB走線、線纜、聯結器、矽中介層),這四個機制的權重隨頻率劇烈變化:

導體損耗(趨膚效應主導) 高頻電流只沿導體表面一薄層流動,有效導電截面積隨頻率的平方根增長而收縮,電阻隨之升高。這部分損耗正比於√f。在AI硬體所用的112G/224G PAM4頻段(基頻28GHz/56GHz的Nyquist頻率處),趨膚深度已淺至亞微米級,導體表面粗糙度若和趨膚深度可比,電流“爬山”效應會進一步惡化損耗——這就是為什麼高階板材要求銅箔表面粗糙度RMS控制在微米甚至亞微米級。

介質損耗(極化滯後主導) 交變電場下介質材料的極化無法立即跟隨電場變化,產生能量耗散。這部分損耗正比於f×tanδ×√ε_r。傳統FR-4的損耗角正切tanδ約0.02-0.025,而M8級高速板材可降至0.002以下。44GHz以上,介質損耗開始急劇超越導體損耗成為主導。當前AI交換器背板和GPU基板廣泛採用Megtron 8、Tachyon 100G等級別材料,本質上就是為了壓制該項。

反射損耗(阻抗不連續) 聯結器、過孔、換層、封裝過渡處產生的阻抗偏移,導致區域性反射,能量被送回來而非繼續前進。S引數上表現為回波損耗(Return Loss)惡化,最終以IL形式體現在傳輸係數上。

輻射損耗 對於非理想遮蔽結構,部分能量以電磁輻射形式逸出。AI硬體中,ASIC封裝到PCB過渡區、高密度聯結器未遮蔽部位、長線纜等場景需要關注輻射對IL的附加貢獻。

鏈路預算中的定位

用訊號鏈思維看:發射端輸出功率 - 插入損耗 = 接收端可達訊號強度。接收端的靈敏度是硬基線,若經IL衰減後的訊號低於靈敏度,鏈路失鎖。

以224G PAM4鏈路為例([一般原理推算,非特定產品]):

• 發射端差動輸出擺幅約600-800mVppd
• 接收端需保證眼圖張開度、訊雜比滿足誤位元速率門限(典型前向糾錯誤位元速率門限在1E-4至2E-4量級)
• 鏈路總插損預算大致在25-35dB區間(取決於接收端均衡能力)
• 此預算需分配給PCB主走線(通常最大頭)、封裝、聯結器、過孔、線纜——這是整個訊號完整性團隊的死命令

一旦預算被突破,補救措施只有三種方向:①換更低損耗介質(貴)、②加Retimer/Redriver(增功耗、佔面積、加latency)、③走光(CPO等架構,顛覆性大但複雜度鉅變)。

技術原理(最深)

從二埠網路到S引數

插入損耗的嚴格定義為:在源和內阻匹配條件下,插入一個二埠網路前後,傳輸到負載的功率之比(以dB計)。

        插入前(直通)
   Z_s         Z_L
    ──═══──────═══──
         P_L0

        插入後
   Z_s   [N]   Z_L
    ──═══─│─═══──
         P_L

IL(dB) = -10log₁₀(P_L / P_L0) = -20log₁₀|S21| (當源和負載均為Z_0匹配時)

注意:這個定義已經將回波損耗的影響“消化”進IL中——因為P_L的減少有兩個歸因:一是網路自身消耗的能量(轉為熱),二是因埠失配反射回來的能量。工程上通常直接用|S21|作為IL。

互連鏈路IL的頻域級聯

高速鏈路通常被建模為多個二埠的級聯:

S21_total(f) = S21_封裝(f) × S21_PCB走線(f) × S21_聯結器(f) × …

以dB為單位則為各段IL相加:

IL_total(f) = IL_封裝(f) + IL_PCB走線(f) + IL_聯結器(f) + …

PCB傳輸線IL的工程近似模型

對於AI硬體中常用的一般帶狀線/微帶線,導體損耗和介質損耗有一種簡化的頻域近似:

導體損耗部分: α_c(f) ≈ (R_s / Z_0) × 常數,其中R_s為表面電阻,∝ √f(趨膚效應區)

介質損耗部分: α_d(f) = (π·f·tanδ·√ε_eff) / c

總衰減常數:α(f) ≈ α_c(f) + α_d(f)

一段長度為L的傳輸線: IL(dB) = 20log₁₀(e) × α × L ≈ 8.686 × α × L

介質損耗正比於f×L,這就是速率翻倍、鏈路長度增加後IL為何災難性飆升。

CPO為何是IL的降維打擊

在傳統可插拔光模組方案中,訊號鏈是: ASIC → 封裝 → PCB主走線 → 聯結器 → 模組內PCB → 光引擎 → 光纖

每段都貢獻IL。而CPO(共封裝光學)將光引擎直接整合到ASIC封裝基板甚至interposer上,砍掉了整個“PCB主走線+聯結器+模組內PCB”的IL貢獻。這部分在高頻段常可達10-25dB量級——直接從鏈路預算中消失。

CPO的成本與複雜度挑戰明顯,但從IL角度看,它的物理邏輯無懈可擊:讓光電轉換緊貼算力,消除最長的銅損耗路徑。

技術演進史

• 早期(<1Gbps):IL不是瓶頸,前沿速率下訊號仍有充裕眼圖裕度,FR-4可從容應對。
• 10G NRZ時代:第一波“材料革命”,低損耗FR-4改進型出現,趨膚效應和介質損耗開始被重視,聯結器IL指標精細化。
• 50G PAM4(IEEE 802.3 200GBASE時代):PAM4調變使IL預算極度緊張,背板/長距銅纜方案嚴重承壓,有源電纜(AEC)、板上Retimer開始規模出現。M8級板材成高階標配。
• 112G PAM4(當前主流):IL預算全面極限化,板材從M8向更低損耗等級演進(供應商標註常比M8更好但非統一命名)。背鑽精度、過孔反焊盤最佳化成為常規操作。CPO從論文/原型走向小規模試用。
• 224G PAM4(前沿):純銅方案只能在極短距離(如片間Die-to-Die,或板上數英寸)成立,機櫃級以上互聯向光學傾斜。IL預算問題成為推動光學下沉到機櫃內、板間甚至封裝內的核心物理驅動力。

技術路線對比(量化表)

維度	傳統可插拔光模組	有源銅纜(AEC)	無源銅纜(DAC)	板上光互聯(CPO)
IL主要貢獻段	PCB走線+聯結器+模組內走線	PCB走線+聯結器(Retimer晶片補償)	PCB走線+聯結器+銅纜自身	封裝內極短走線+光纖
高頻段IL緩解方式	無,被動承擔所有段	Retimer晶片在纜內對訊號均衡重塑	無,純被動承受	消除最長銅鏈路
功耗增量	模組自身功耗	Retimer功耗	僅傳輸線自身損耗	矽光引擎功耗(整合最佳化空間大)
成本態勢	成熟,中等	Retimer晶片增加BOM	最低	當前高昂,依賴矽光成熟度
對AI大算力叢集適用性	成熟但頻寬密度和功耗瓶頸漸顯	短距機櫃內過渡方案	極短距離,112G以上距離受限嚴重	為高頻寬密度、低IL而生的終極路徑

注:無源銅纜DAC頻寬距離積(BWP)在112G PAM4時大致在2-3米量級(具體依賴於線纜AWG與材質),224G下急劇萎縮。此為趨勢性表述,精確數字與具體產品規格強相關。

上下游

上游:材料與工藝

• 低損耗覆銅板:松下Megtron系列、Isola Tachyon、臺光/生益科技等高速板材供應商。IL效能直接繫結其樹脂體系與銅箔粗糙度控制能力。
• 銅箔:極低輪廓銅箔(HVLP)、甚至無輪廓銅箔是降低趨膚效應損耗的關鍵。高頻下銅箔粗糙度每劣化一微米,IL額外惡化即可量化。
• 聯結器:安費諾、莫仕、泰科等,高速背板/板間聯結器是IL預算中的固定扣分項,其S引數精確模型對系統鏈路模擬至關重要。
• 矽光/光引擎:CPO時代的上游核心,台積電COUPE、英特爾、博通、Marvell等版面配置。

下游:AI硬體系統

• GPU/NPU基板:涉及Die至封裝的走線IL、封裝至PCB過渡IL。HBM整合帶來的基板複雜度推升IL控制難度。
• AI伺服器主機板/背板:多GPU互聯拓撲(如NVLink/UALink)走線長、層數多,IL預算長期受壓。
• 交換器:資料中心交換器SerDes鏈路,面板密度增加迫使聯結器更緊湊、走線更長,IL惡化趨勢明顯。
• 光模組:800G/1.6T時代,模組內部從DSP到光引擎的走線IL開始成為新的瓶頸,推動光電合封在模組內的嘗試。

關鍵指標

指標	含義	AI硬體典型關注範圍
Insertion Loss (	S21	)
Return Loss (	S11	/
頻率依賴性	IL隨f上升的斜率	介質損耗主導區斜率陡峭,約正比於f
眼圖相關引數(眼高/眼寬)	IL對鏈路質量的視覺化結果	判決點處開眼餘量與IL直接負相關
單位長度損耗(dB/inch或dB/cm)	板材/線纜的IL密度	112G PAM4級板材目標在基頻處常<0.6-0.8 dB/inch [估值,具體依產品]
等效頻寬(IBIS-AM模擬架構)	接收端均衡能補償的IL上限	越高的均衡能力意味著能容忍更高的IL,但功耗和複雜度上升

供需與市場資料

高速低插入損耗材料與器件市場受AI基礎設施投資驅動,呈結構性增長。以下基於趨勢定性,精確量化資料在無可靠來源條件下不給出:

• 超低損耗覆銅板:由112G/224G交換器、AI伺服器基板需求拉動,是PCB產業鏈中增長最確定的細分賽道之一。供應商擴產節奏與AI資本支出(Capex)強相關。
• Retimer/Redriver晶片:每消除一定量的額外IL,就需要相應數量Re-timer。隨著單機GPU數量增加和連線長度需求多樣化,單機Retimer用量正快速增長,該領域由少數模擬/混合訊號巨頭(Astera Labs、譜瑞、TI等,博通亦自研整合)把持。
• CPO相關矽光:IL問題的最終解方——CPO正從“要不要做”進入“多快做”階段。台積電COUPE平台時間節點、博通/輝達/思科等系統級CPO產品投放節奏,是追蹤CPO對IL問題“解構”速度的核心觀測點。
• DAC/AEC線纜:224G時代,無源銅纜DAC的應用場景顯著收窄至機櫃內極短跳線,有源銅纜AEC吃到部分原DAC市場。光模組則承接長距和部分中距需求。IL的惡化速率基本決定了這三種互連形態在不同距離/速率下的版圖變化。

代表公司與資本對映

(注:以下為公司技術定位描述,非投資建議;具體產品效能引數無據不量化)

材料端

• 松下電工/Isola:高階覆銅板頂端供應商,定義了AI硬體基板/背板的IL效能上限。
• 臺光電子/生益科技/聯茂:國產替代梯隊,在M8等級別及以下產品線對高階需求進行滲透,成長性由高速化升級節奏決定。

晶片/器件端

• 博通(Broadcom)/Marvell:資料中心交換晶片、PAM4 SerDes、DSP的霸主,其SerDes接收端均衡能力實質定義了鏈路能容忍多大的IL預算。
• Astera Labs:PCIe/CXL Re-timer晶片龍頭,直接從AI伺服器內部聯接IL痛點中獲益,成交換器與線纜之外的關鍵補丁層。
• 英特爾/輝達/AMD/思科:系統級玩家,對CPO/矽光的投資和採用進度,根本上決定了“用新材料對抗IL”和“用光學回避IL”兩條路線的商業程序。

模組與互連

• 中際旭創/Coherent/新易盛等光模組廠:800G/1.6T時代,模組內IL控制能力是競爭力的基礎引數之一。
• 安費諾/莫仕/泰科(Amphenol/Molex/TE):聯結器與銅纜巨擘,IL、串擾的平衡掌控是其know-how護城河。

投資邏輯

1. IL的“稅率”屬性:速率每翻代一次,IL損耗就自然增長約3-6dB(源於介質損耗正比於頻率、導體損耗正比於根號頻率等疊加),這個缺口必須由全產業鏈用新材料和新架構來填。誰填補得快且經濟,誰就吃到升級紅利。

2. 材料端的確定性:無論銅互連還是CPO,PCB基材在訊號進入/離開光學引擎時仍無法完全消失,超低損耗覆銅板是長期貝塔。投資關注的是:該市場本身增長(量)以及產品升級(價)帶來的價值量提升。

3. Retimer/Redriver的“IL稅補”邏輯:它們為無法承受的IL提供“訊號修復”,用量隨互聯距離/複雜度非線性增長。注意技術迭代風險——當CPO全面下沉,部分Retimer需求可能被結構性移除,但中短期仍是增量賽道。

4. CPO:顛覆性路徑的節奏判斷:CPO對IL的消除是物理性的,但工程挑戰和產業鏈重構巨大。投資需要觀察節奏訊號:① 輝達/博通/台積電的CPO產品正式時點;② 交換器ASIC與光引擎合封的良率突破;③ 生態對可插拔模組的路徑依賴能堅持多久。一旦某個時間點CPO方案總體成本、功耗、可靠性跨過臨界線,其對傳統互聯的顛覆將是IL問題在產業上最強的對映。

常見誤讀糾偏

誤讀1:“IL大一點沒關係,接收端均衡能補償” 糾偏:均衡器(CTLE+DFE)能補償的是通道的線性失真部分,而非將訊號從噪聲中“無源”提升。IL高意味著訊號衰減更深,在接收端疊加的鏈路噪聲(電源、串擾、熱噪等)不變的情況下,訊雜比直接惡化。均衡器每補償1dB IL,高頻噪聲實際上也會被部分放大。因此IL是根本,均衡是補救——補救有上限,降低IL才是首選。

誤讀2:“IL只是一個數字,看S21就行了” 糾偏:IL的頻率相關性才是最致命的。如果一條鏈路在Nyquist頻率處IL勉強達標,但在高於Nyquist的頻段(例如諧波處)IL急劇惡化,訊號完整性仍會嚴重受損。真正決定眼圖閉合的是IL在全頻帶內的斜率,而不只是某個單點值。高階模擬必須看全頻段S引數,而非只看某一個頻率點的dB數。

誤讀3:“用最好的板材就能解決所有IL問題” 糾偏:當頻率進入毫米波區(>50GHz),即使最好的介質,其介質損耗也是物理規律決定的、無法歸零。同時越長走線,導體粗糙度、阻抗不連續、過孔殘樁、玻璃纖維布編織效應等“長尾”損耗因子權重上升。單一材料無法解決所有問題,需要系統級的IL設計——拓撲規劃、迴流路徑最佳化、聯結器選型等同樣至關重要。

學習路徑

1. 基礎層:傳輸線理論(L、C、R、G模型)、二埠網路S引數基礎。掌握IL的S21定義及與回波損耗的關係。
2. 頻率依賴性:趨膚效應、介質極化、損耗角正切的物理意義。理解為何IL隨頻率單調性增加,並懂α_c ∝ √f 與α_d ∝ f的區別。
3. 工程計算:PCB傳輸線插損計算(用IPC-2141A或電磁模擬理解關鍵引數)、級聯IL預算方法、dB的加減法直覺。
4. 訊號完整性進階:PAM4調變、眼圖與IL的對映、均衡(CTLE/DFE/FFE)能力上限,高速序列鏈路全預算表製作。
5. 產業前沿:超低損耗板材選型指南、背鑽/過孔殘樁的IL影響、Retimer/Redriver晶片功能邊界、CPO矽光的物理鏈路重構。

一句話總結

插入損耗是高速互聯的“物理稅”,對AI算力系統而言,它決定了銅互連的距離和速率邊界,並正加速推動光學從機櫃間滲透到封裝內。

延伸閱讀與來源

• IEEE 802.3 高速乙太網路標準(200GBASE/400GBASE/800GBASE相關物理層規範):對於不同物理媒介(背板、銅纜、多模光纖、單模光纖)的IL預算均有嚴格定義。
• PCI-SIG的PCI Express Base Specification 5.0/6.0:定義PCIe鏈路的IL預算和通道要求。
• 松下Megtron系列/Isola Tachyon系列產品Datasheet:可直觀查閱不同樹脂體系下的Dk/Df與IL密度的實際資料。
• 學術資料:關於PAM4 SERDES鏈路預算、IBIS-AMI建模模擬、以及高速PCB低損耗設計的大量IEEE會議/期刊論文(DesignCon、EPEPS、IEEE Transactions on MTT等)。
• 公司財報/投資者會議紀要:博通、Marvell、Astera Labs等對高速互聯趨勢的公開論述;[未檢索到具體季報資料,可查閱各公司對SerDes、Retimer及CPO的近期業務展望]。